This paper presents a pipelined CPU

This paper presents a pipelined CPU design project with a field programmable gate array (FPGA) system in a computer architecture course. The class project is a five-stage pipelined 32-bit MIPS design with experiments on the Altera DE2 board. For proper scheduling, milestones were set every one or two weeks to help students complete the project on time. The goal of the project is to educate students effectively via hands-on learning, rather than having them achieve a complete and flawless CPU design. This study reveals that 21 MIPS instructions are enough to achieve the purpose. With the addition in 2010 of the properly enforced scheduling and the FPGA system, many more students successfully completed the class project than was the case in 2009. A student survey and the independent samples t-test reveal the effectiveness of the methodology with the FPGA system. This work differs from previous work in that the devised project requires the implementation of a real CPU instead of utilizing simulators or just experimenting with ready-made complete CPU models.

This paper appears in: Education, IEEE Transactions on, Issu

ผลลัพธ์ (ไทย) 2:

บทความนี้นำเสนอโครงการออกแบบ CPU ไปป์ไลน์กับเอฟพีจีเอ (FPGA) ระบบในหลักสูตรสถาปัตยกรรมคอมพิวเตอร์ โครงการระดับเป็นห้าเวทีไปป์ไลน์ 32 บิตออกแบบ MIPS กับการทดสอบบนกระดาน Altera de2 สำหรับการจัดตารางที่เหมาะสมเหตุการณ์สำคัญที่ตั้งอยู่ทุกหนึ่งหรือสองสัปดาห์เพื่อช่วยให้นักเรียนเสร็จสิ้นโครงการในเวลา เป้าหมายของโครงการคือการให้ความรู้แก่นักเรียนได้อย่างมีประสิทธิภาพผ่านมือในการเรียนรู้มากกว่าที่มีให้พวกเขาบรรลุการออกแบบซีพียูที่สมบูรณ์และไร้ที่ติ การศึกษาครั้งนี้แสดงให้เห็นว่า 21 คำแนะนำ MIPS จะเพียงพอที่จะบรรลุวัตถุประสงค์ ด้วยการเพิ่มในปี 2010 ของการจัดตารางเวลาการบังคับใช้อย่างถูกต้องและระบบ FPGA นักเรียนอื่น ๆ อีกมากมายที่ประสบความสำเร็จเสร็จสิ้นโครงการระดับกว่ากรณีที่เกิดขึ้นในปี 2009 จากการสำรวจนักศึกษาและกลุ่มที่เป็นอิสระ t-test เปิดเผยประสิทธิภาพของวิธีการที่มีระบบ FPGA ที่ . . งานนี้แตกต่างจากการทำงานก่อนหน้านี้ในว่าโครงการที่วางแผนต้องมีการดำเนินงานของ CPU จริงแทนการใช้การจำลองหรือเพียงแค่การทดลองกับรุ่น CPU สำเร็จรูปสมบูรณ์กระดาษนี้จะปรากฏใน: การศึกษา, การทำธุรกรรมอีอีอีในเรื่องต่างๆ

ผลลัพธ์ (ไทย) 3:

บทความนี้นำเสนอโครงการออกแบบ pipelined CPU ที่มีเขตโปรแกรม Gate Array ( FPGA ) ระบบในสถาปัตยกรรมคอมพิวเตอร์หลักสูตร โครงการห้องเรียนเป็น 5 ขั้นตอนการออกแบบ pipelined Min 32 บิตกับการทดลองบนบอร์ดวงจร de2 . สำหรับเหตุการณ์ที่เหมาะสมการวางแผน กำหนดทุกหนึ่งหรือสองสัปดาห์เพื่อช่วยให้นักเรียนทำโครงการให้เสร็จในเวลา เป้าหมายของโครงการคือให้ความรู้แก่นักเรียนได้อย่างมีประสิทธิภาพ ผ่านการเรียนรู้ภาคปฏิบัติ แทนที่จะให้สมบูรณ์และสมบูรณ์แบบการออกแบบซีพียู จากการศึกษาพบว่า 21 Min คำแนะนำเพียงพอที่จะบรรลุจุดประสงค์ ด้วยการเพิ่มใน 2010 ของถูกบังคับใช้การตั้งเวลาและระบบอุตสาหกรรม นักเรียนจำนวนมากเพิ่มเติมเสร็จเรียบร้อยแล้วโครงการกว่าเป็นกรณีในปี 2009 นักเรียนสำรวจและ t-test กลุ่มตัวอย่างอิสระเผยประสิทธิภาพของวิธีการที่มีระบบ FPGA งานนี้แตกต่างจากงานก่อนหน้านี้ที่วางแผนโครงการต้องใช้ CPU จริงแทนการใช้จำลองหรือแค่ทดลองโมเดลซีพียูสำเร็จรูปที่สมบูรณ์กระดาษนี้จะปรากฏใน : การศึกษา , อีอีอีธุรกรรมบน ออก