has a modified copy of the line. Th

has a modified copy of the line. The initiating processor surrenders the bus and
waits. The other processor gains access to the bus, writes the modified cache line
back to main memory, and transitions the state of the cache line to invalid (because
the initiating processor is going to modify this line). Subsequently, the initiating
processor will again issue a signal to the bus of RWITM and then read the line
from main memory, modify the line in the cache, and mark the line in the modified
state.
The second scenario is that no other cache has a modified copy of the requested
line. In this case, no signal is returned, and the initiating processor proceeds to read in
the line and modify it. Meanwhile, if one or more caches have a clean copy of the line
in the shared state, each cache invalidates its copy of the line, and if one cache has a
clean copy of the line in the exclusive state, it invalidates its copy of the line.
WRITE HIT When a write hit occurs on a line currently in the local cache, the effect
depends on the current state of that line in the local cache:
• Shared: Before performing the update, the processor must gain exclusive ownership
of the line. The processor signals its intent on the bus. Each processor
that has a shared copy of the line in its cache transitions the sector from shared
to invalid.The initiating processor then performs the update and transitions its
copy of the line from shared to modified.
• Exclusive: The processor already has exclusive control of this line, and so it
simply performs the update and transitions its copy of the line from exclusive
to modified.
• Modified: The processor already has exclusive control of this line and has the
line marked as modified, and so it simply performs the update.
L1-L2 CACHE CONSISTENCYWe have so far described cache coherency protocols
in terms of the cooperate activity among caches connected to the same bus or other
SMP interconnection facility.Typically, these caches are L2 caches, and each processor
also has an L1 cache that does not connect directly to the bus and that therefore
cannot engage in a snoopy protocol.Thus, some scheme is needed to maintain data
integrity across both levels of cache and across all caches in the SMP configuration.
The strategy is to extend the MESI protocol (or any cache coherence protocol)
to the L1 caches. Thus, each line in the L1 cache includes bits to indicate the
state. In essence, the objective is the following: for any line that is present in both an
L2 cache and its corresponding L1 cache, the L1 line state should track the state of
the L2 line. A simple means of doing this is to adopt the write-through policy in the
L1 cache; in this case the write through is to the L2 cache and not to the memory.
The L1 write-through policy forces any modification to an L1 line out to the L2
cache and therefore makes it visible to other L2 caches. The use of the L1 writethrough
policy requires that the L1 content must be a subset of the L2 content.This
in turn suggests that the associativity of the L2 cache should be equal to or greater
than that of the L1 associativity. The L1 write-through policy is used in the IBM
S/390 SMP.
If the L1 cache has a write-back policy, the relationship between the two caches
is more complex.There are several approaches to maintaining coherence. For example,
the approach used on the Pentium II is described in detail in [SHAN05]

ผลลัพธ์ (ไทย) 1:

มีการแก้ไขสำเนาของสาย หน่วยประมวลผลเริ่มต้นรถบัสยอมจำนนและรอ
กำไรหน่วยประมวลผลอื่น ๆ เข้ากับบัสที่เขียนเส้นแคชแก้ไขกลับไปสู่​​หน่วยความจำหลักและการเปลี่ยนสถานะของสายแคชเพื่อที่ไม่ถูกต้อง (เพราะ
ประมวลผลเริ่มต้นจะปรับเปลี่ยนบรรทัดนี้) ต่อมาเริ่มต้น
หน่วยประมวลผลอีกครั้งจะส่งสัญญาณไปที่รถบัสของ rwitm แล้วอ่าน
สายจากหน่วยความจำหลักปรับเปลี่ยนบรรทัดในแคชและทำเครื่องหมายเส้นในรัฐ
แก้ไข.
สถานการณ์ที่สองคือว่าไม่มีแคชอื่น ๆ มีการแก้ไข สำเนาของสาย
ที่ร้องขอ ในกรณีนี้ไม่มีสัญญาณจะถูกส่งกลับและการเริ่มต้นการดำเนินการประมวลผลการอ่านใน
เส้นและปรับเปลี่ยนได้ ในขณะเดียวกันถ้าหนึ่งหรือมากกว่าแคชมีสำเนาสะอาด
สายอยู่ในสภาพที่ใช้ร่วมกัน, แคชแต่ละเลิกสำเนาของเส้นและหากแคชมีสำเนา
สะอาดของบรรทัดในรัฐ แต่เพียงผู้เดียวก็เลิกสำเนาของ . เส้น
เขียนเมื่อตีตีเขียนเกิดขึ้นบนเส้นขณะนี้อยู่ในแคชท้องถิ่น,
ผลกระทบขึ้นอยู่กับสถานะปัจจุบันของบรรทัดในแคชท้องถิ่นว่า:
•ใช้ร่วมกัน:ก่อนที่จะดำเนินการปรับปรุงหน่วยประมวลผลจะต้องได้รับ
กรรมสิทธิ์ แต่เพียงผู้เดียวของสาย หน่วยประมวลผลสัญญาณความตั้งใจที่อยู่บนรถบัส
แต่ละหน่วยประมวลผลที่มีสำเนาที่ใช้ร่วมกันของสายในการเปลี่ยนแคชภาคจาก
ใช้ร่วมกันเพื่อเริ่มต้นการประมวลผล invalid.the แล้วดำเนินการปรับปรุงและการเปลี่ยนสำเนา
ของเส้นจากใช้ร่วมกันเพื่อแก้ไข
•พิเศษ.ประมวลผลแล้วมีการควบคุมพิเศษของสายนี้และดังนั้นจึง
เพียงแค่ดำเนินการปรับปรุงและการเปลี่ยนสำเนาของเส้นจาก
พิเศษเพื่อแก้ไขของ
•แก้ไข:. ประมวลผลแล้วมีการควบคุมพิเศษของสายนี้และได้เส้น
ทำเครื่องหมาย ดัดแปลงโดยรวมและมันก็ดำเนินการปรับปรุง.
l1-แคช L2 consistencywe ได้อธิบายเพื่อให้ห่างไกลโปรโตคอลแคช
ในแง่ของการให้ความร่วมมือในหมู่แคชกิจกรรมที่เชื่อมต่อกับรถบัสเดียวกันหรือเชื่อมต่อโครงข่ายอื่น ๆ
SMP facility.typically แคชเหล่านี้มีแคช L2 และ
โปรเซสเซอร์แต่ละนอกจากนี้ยังมีแคช L1 ที่ไม่ได้เชื่อมต่อโดยตรงกับรถบัสและที่
ดังนั้นจึงไม่สามารถ มีส่วนร่วมในด้อม protocol.thus โครงการบางอย่างที่จำเป็นในการรักษาข้อมูล
ความสมบูรณ์ในทุกระดับทั้งสองของแคชและแคชข้ามทั้งหมดในการกำหนดค่า SMP.
กลยุทธ์คือการขยาย MESI โปรโตคอล (หรือโปรโตคอลการเชื่อมโยงกันแคช)
ไปแคช L1 ดังนั้นสายในแคช L1 แต่ละบิตรวมถึงการระบุรัฐ
ในสาระสำคัญวัตถุประสงค์ดังต่อไปนี้สำหรับสายที่มีอยู่ในทั้งสอง
L2 แคชและแคช L1 ที่สอดคล้องกันใด ๆรัฐ l1 ควรติดตามสถานะของ
L2 สาย เป็นวิธีที่ง่ายของการทำเช่นนี้ก็เพื่อนำมาใช้นโยบายการเขียนผ่านในแคช L1
; ในกรณีนี้ผ่านการเขียนคือการแคช L2 และไม่ให้หน่วยความจำ
l1 เขียนผ่านกองกำลังของนโยบายการปรับเปลี่ยนใด ๆ l1. แถวออกไปยังแคช L2
และดังนั้นจึงทำให้มองเห็นได้แคช L2 อื่น ๆ การใช้ writethrough l1
นโยบายกำหนดว่าเนื้อหา l1 ต้องย่อยของ L2 content.this
ในที่สุดก็แสดงให้เห็นว่าด้วยความสัมพันธ์กันของแคช L2 ควรจะเท่ากับหรือมากกว่า
กว่าที่เชื่อมโยง l1 l1 เขียนผ่านนโยบายที่ใช้ใน IBM S/390 SMP
.
ถ้า L1 แคชมีนโยบาย write-back, ความสัมพันธ์ระหว่างสองแคช
ที่ซับซ้อนมากขึ้นมีหลายวิธีในการรักษาที่มีการเชื่อมโยงกัน ตัวอย่างเช่น
วิธีการที่ใช้ใน Pentium II จะอธิบายในรายละเอียดใน [shan05]

ผลลัพธ์ (ไทย) 2:

มีสำเนาของบรรทัดการแก้ไข ตัวประมวลผล initiating นัลโดรถ และ
รอ ตัวประมวลผลเข้าถึงรถ เขียนบรรทัดปรับเปลี่ยนแค
กลับไปยังหน่วยความจำหลัก และการเปลี่ยนสถานะของแคบรรทัดจะไม่ถูกต้อง (เนื่องจาก
ประมวล initiating จะปรับเปลี่ยนบรรทัด) ในเวลาต่อมา การเริ่ม
ประมวลผลจะออกเป็นสัญญาณให้รถของ RWITM อีก และอ่านบรรทัดแล้ว
จากหน่วยความจำหลัก แก้ไขบรรทัดในแคช และทำเครื่องหมายรายการที่ปรับเปลี่ยน
รัฐ.
สถานการณ์ที่สองคือ ว่า แคไม่มีการปรับเปลี่ยนสำเนาที่ร้องขอ
บรรทัด ในกรณีนี้ ไม่มีสัญญาณจะถูกส่งกลับ และโพรเซสเซอร์ initiating ดำเนินการอ่านใน
บรรทัด และปรับเปลี่ยน ในขณะเดียวกัน ถ้าแคชอย่าง น้อยหนึ่งบรรทัดสำเนาสะอาด
ในสถานะใช้ร่วมกัน แต่ละแค invalidates สำเนาของบรรทัด และ ถ้ามีแคชหนึ่ง
ล้างสำเนาของบรรทัดในสถานะพิเศษ invalidates ตัวสำเนาของบรรทัด
เขียนตีเมื่อตีเขียนบรรทัดอยู่ในแคชภายในเครื่องผล
ขึ้นอยู่กับสถานะปัจจุบันของรายการนั้นในแคชภายในเครื่อง:
•ใช้ร่วมกัน: ก่อนดำเนินการปรับปรุง ตัวประมวลผลที่ต้องได้รับความเป็นเจ้าของร่วม
ของบรรทัด ตัวประมวลผลสัญญาณของเจตนาบนบัส แต่ละตัวประมวลผล
ที่ได้ใช้ร่วมกันสำเนาของบรรทัดในช่วงการเปลี่ยนภาพของแคภาคจากร่วม
ให้ถูกต้องโพรเซสเซอร์ initiating แล้วทำการปรับปรุงและการเปลี่ยนของ
รายการจากใช้ร่วมกันเพื่อแก้ไขการ
•เฉพาะ: ตัวประมวลผลแล้วมีการควบคุมเฉพาะของบรรทัด และมัน
เพียงแค่ทำการปรับปรุง และเปลี่ยนแปลงสำเนาของบรรทัดจากเฉพาะ
เพื่อแก้ไข
•ปรับปรุงข้อมูล: ตัวประมวลผลแล้วมีการควบคุมเฉพาะของบรรทัดนี้ และมี
บรรทัดที่ทำเครื่องหมายเป็นแก้ไข และดังนั้น มันเพียงทำการปรับปรุงการ
CONSISTENCYWe L1-L2 แคชมีจนอธิบายแคช coherency โพรโทคอล
ในความร่วมมือใน กิจกรรมระหว่างแคชที่เชื่อมต่อกับบัสหรือเดียวกัน
SMP เชื่อมต่อสิ่งอำนวยความสะดวกโดยปกติ แคชเหล่านี้มีแคช L2 และประมวลผลแต่ละ
ยังมีแคช L1 ที่ไม่เชื่อมต่อโดยตรงกับรถและที่ดัง
ไม่สามารถต่อสู้ในโพรโทคอสนูปปี้ดังนั้น ร่างบางจะต้องรักษาข้อมูล
ความถูกต้อง ในทั้งสองระดับของแคช และแคชทั้งหมดใน SMP ตั้งค่าคอนฟิก
คือกลยุทธ์การ ขยายโพรโทคอล MESI (หรือโปรเจคใด ๆ แคโพรโทคอล)
การแคช L1 ดังนั้น แต่ละบรรทัดในแคช L1 รวมบิตเพื่อบ่งชี้การ
รัฐ ในสาระสำคัญ วัตถุประสงค์คือ ต่อไปนี้: ในบรรทัดใด ๆ ที่มีอยู่ในทั้งสองการ
L2 แคชและแค L1 ที่เกี่ยวข้อง สถานะบรรทัด L1 ควรติดตามสถานะของ
L2 บรรทัด วิธีง่าย ๆ ของการทำเช่นนี้จะนำมาใช้เขียนผ่านนโยบายในการ
L1 แคช ในกรณีนี้ เขียนถึงคือ การแคช L2 และไม่จำ
L1 เขียนผ่านนโยบายบังคับใด ๆ แก้ไขบรรทัด L1 ออกไป L2
แคช และดังนั้น ทำให้แคช L2 อื่น ๆ มองเห็น การใช้ L1 writethrough
นโยบายต้องให้เนื้อหา L1 ต้องย่อยเนื้อหา L2นี้
จะแนะนำว่า ควรจะ associativity ของแคช L2 เท่ากับ หรือมากกว่า
กว่าของ L1 associativity ใช้ L1 เขียนผ่านนโยบายใน IBM
SMP S/390.
ถ้าแคช L1 มีนโยบายกลับเขียน ความสัมพันธ์ระหว่างสองมมาก
มีความซับซ้อนมากขึ้นมีหลายวิธีในการรักษาศักยภาพ ตัวอย่าง,
วิธีใช้ใน Pentium II อธิบายไว้ในรายละเอียด [SHAN05]

ผลลัพธ์ (ไทย) 3:

มีสำเนาแก้ไขแล้วของสาย โปรเซสเซอร์& lt ; a href =การเริ่มต้นที่มอบตัวรถโดยสารและ
รอ โปรเซสเซอร์อื่นที่ได้รับการเข้าใช้บริการรถโดยสารได้เขียนบรรทัดแคชได้รับการแก้ไขนั้น
ซึ่งจะช่วยกลับไปยังการเปลี่ยนหน่วยความจำและหลักของรัฐของบรรทัดแคชที่ไม่ถูกต้อง(เพราะ
ซึ่งจะช่วยโปรเซสเซอร์& lt ; a href =กำลังจะแก้ไขบรรทัดนี้) ภายหลัง การเริ่มต้นที่
ตามมาตรฐานโปรเซสเซอร์จะมีสัญญาณไปยังรถโดยสารของ rwitm และจากนั้นก็อ่านสาย
ออกจากหน่วยความจำหลักแก้ไขบรรทัดในแคชและทำเครื่องหมายใน
ซึ่งจะช่วยรัฐเหตุการณ์.
ที่สองที่ได้รับการแก้ไขนั้นเป็นที่ไม่มีแคชอื่นๆมีสำเนาแก้ไขแล้วของสายที่ร้องขอ
ซึ่งจะช่วยได้อีกครั้ง ในกรณีนี้ไม่มีสัญญาณส่งคืนและโปรเซสเซอร์& lt ; a href =เงินได้ในการอ่านในสาย
และแก้ไข ในขณะเดียวกันหากหนึ่งหรือมากกว่ามีแคชที่ทำความสะอาดสำเนาของสาย
ซึ่งจะช่วยรัฐในที่ใช้ร่วมกัน,แต่ละสำเนาของแคชเป็นโมฆะของสายและหากแคชมี
ซึ่งจะช่วยทำความสะอาดสำเนาของสายในที่ที่ดีเยี่ยมของรัฐให้เป็นโมฆะได้สำเนาของสาย.
เขียนส่งผลกระทบต่อเมื่อเขียนส่งผลกระทบต่อเกิดขึ้นบนสายในปัจจุบันในพื้นที่แคช,ที่มีผลบังคับใช้
ขึ้นอยู่กับสถานะปัจจุบันของที่สายในท้องถิ่นแคช:
•ใช้ร่วมกัน:ก่อนที่จะดำเนินการปรับปรุงให้โปรเซสเซอร์ที่ต้องได้รับความเป็นเจ้าของที่ดีเยี่ยม
ของสาย โปรเซสเซอร์นี้เป็นการส่งสัญญาณเจตนาของตนบนรถโดยสาร โปรเซสเซอร์แต่ละรุ่น
ซึ่งจะช่วยให้มีสำเนาของที่ใช้ร่วมกันในการเปลี่ยนแปลงของแคชที่ใช้ร่วมกันจาก
ซึ่งจะช่วยในการไม่ถูกต้อง& lt ; a href =การเริ่มต้นที่โปรเซสเซอร์แล้วจะทำให้การปรับปรุงและการเปลี่ยนแปลงของ
สำเนาของสายจากใช้ร่วมกันเพื่อแก้ไข.
•พิเศษ:โปรเซสเซอร์ที่มีเฉพาะการควบคุมสินค้านี้,และดังนั้นจึง
เรียบง่ายทำให้การปรับปรุงและการเปลี่ยนแปลงของสำเนาของสายจากที่ดีเยี่ยม
ซึ่งจะช่วยในการแก้ไข.
•แก้ไข:โปรเซสเซอร์มีความพิเศษการควบคุมสินค้านี้และมี
บรรทัดที่มีเครื่องหมายตามที่มีการแก้ไขและดังนั้นจึงเลือกทำการปรับปรุง.
L 1 - L 2 Cache consistencywe มีมากตามที่อธิบายไว้ cache coherency
ตามมาตรฐานโปรโตคอลในด้านของความร่วมมือในการทำงานของแคชที่เชื่อมต่อกับบัสเสริมหรือส่วนอำนวยความสะดวกด้านอินเตอร์คอนเน็กชั่น
SMP อื่นๆโดยปกติแคชเหล่านี้มี L 2 Cache และโปรเซสเซอร์แต่ละตัว
ยังมี L 1 Cache ที่ไม่เชื่อมต่อโดยตรงเพื่อไปยังรถโดยสารและดังนั้นจึง
ไม่สามารถเข้าร่วมในโปรโตคอล Snoopy เพื่อที่.โครงสร้างบางส่วนเป็นสิ่งจำเป็นในการรักษาข้อมูล
ระดับความสมบูรณ์ของข้อมูลในแคชของทั้งสองและในแคช SMP )ทั้งหมดในการตั้งค่า.
กลยุทธ์ที่จะขยายไปโปรโตคอล MESI (หรือโปรโตคอลที่สอดคล้องกันแคช)
แคช L 1 ที่ ดังนั้นแต่ละสายใน L 1 Cache รวมถึงบิตเพื่อแสดง
ซึ่งจะช่วยรัฐ ในสาระสำคัญโดยมีวัตถุประสงค์คือต่อไปนี้สำหรับคู่สายใดๆที่มีอยู่ในแคช L 2
ซึ่งจะช่วยได้และ L 1 Cache ที่เกี่ยวข้องของทั้งสองสถานะของ L 1 สายที่ควรจะตรวจสอบสถานะของสาย
L 2 วิธีการที่เรียบง่ายของการกระทำนี้คือการนำที่เขียน - ผ่านทางนโยบายใน
L 1 Cache ;ในกรณีนี้เขียนผ่านทางคือการที่ L 2 Cache และไม่ได้ไปที่หน่วยความจำ.
จะมี L 1 แบบเขียนผ่านทางนโยบายพลังใดๆการปรับเปลี่ยนเพื่อที่ L 1 สายออกไปยังแคช L 2
และทำให้มันสามารถมองเห็นอื่นๆ L 2 Cache . การใช้ L 1 writethrough
ตามมาตรฐานต้องมีนโยบาย L 1 เนื้อหาที่จะต้องเป็นชุดย่อยของเนื้อหา L 2 แห่งนี้
ซึ่งจะช่วยในการชี้ให้เห็นว่า associativity ของแคช L 2 ที่ควรจะเท่ากับหรือมากกว่า
กว่า L 1 ที่ associativity 1 นโยบายเขียน - ผ่าน L ที่มีใช้ใน IBM SMP
S / 390 .
หาก L 1 Cache ที่มีนโยบาย write - Back ที่ความสัมพันธ์ระหว่างสองแคชที่
มีความซับซ้อนมากขึ้นมีหลายวิธีในการคงไว้ซึ่งสอดคล้องกัน สำหรับตัวอย่างวิธีการ
ที่ใช้ใน Pentium II ได้อธิบายไว้อย่างละเอียดใน[ชาน 05 ]