NBTI degrades the reliability and l

NBTI degrades the reliability and lifetime of digital devices. In case of SRAM, NBTI decreases both SNM stability and the cell performance depending on the average time that the PMOS gates are biased with zero input. The cache soft-error is a function of the average SNM. In 6T-SRAM cell in Figure 1a, the Q and QB nodes save complementary values. When the Q node is zero, the gate of M3 and M4 transistors are biased with “0” and “1” respectively. In other words, when one of these transistors is in stress mode, the other one is in recovery mode. We used the NBTI model in paper to evaluate the change in the threshold voltage of PMOS transistors. In 5T-SRAM cell, NBTI has huge impact on the stability because the cell just has one pull-up PMOS transistor. The average SNM stability improvement of 5T-SRAM after three years NBTI effect with 1000 Monte Carlo simulation and 10% variations are listed on Table 4. We used statistical evaluation to extract the data activity of SRAM part of the proposed cache in different THR running SPEC CPU 2006 benchmarks. Data in proposed cache increases the percentage of the ones in SRAM part. Although this increment does not have any effect on 6T-SRAM lifetime due to its symmetry, this improves the SNM degradation of the 5T-cell by 35.1% after three years NBTI effect with THR=65%. To further reduce the write energy on STT-RAM cache, we use early write termination techniques. Before write operation, this technique compares the bitline values with input data bit by bit and neglects writing the same bits on the cache. In addition, we are writing mostly zero data in the cache line with majority zero. So, EWT significantly reduces
the number of writes on STT-RAM cache depending on the value of THR. As Table 4 shows, the proposed cache decreases the number of writes in STT-RAM by 28.9% using THR=75%.

ผลลัพธ์ (ไทย) 1:

NBTI ลดความน่าเชื่อถือและอายุการใช้งานของอุปกรณ์ดิจิตอล ในกรณีที่พาร์ NBTI ลด SNM เสถียรภาพและประสิทธิภาพการทำงานของเซลล์ขึ้นอยู่กับเวลาเฉลี่ยที่ประตู PMOS จะลำเอียง ด้วยการป้อนข้อมูลเป็นศูนย์ อ่อน-ข้อผิดพลาดแคเป็นฟังก์ชันของ SNM เฉลี่ย พาร์ 6T เซลล์ในรูป 1a โหน Q และ QB บันทึกค่าเสริม เมื่อโหน Q เป็นศูนย์ ประตูของทรานซิสเตอร์ M3 และ M4 จะลำเอียงกับ "0" และ "1" ตามลำดับ ในคำอื่น ๆ เมื่อทรานซิสเตอร์เหล่านี้อย่างใดอย่างหนึ่งอยู่ในโหมดเครียด อีกคนหนึ่งอยู่ในโหมดการกู้คืน เราใช้แบบจำลอง NBTI ในกระดาษเพื่อประเมินการเปลี่ยนแปลงขีดจำกัดแรงดันทรานซิสเตอร์ PMOS ในเซลล์พาร์ 5T, NBTI มีผลกระทบต่อความมั่นคงมาก เพราะเซลล์มีทรานซิสเตอร์ PMOS ตอนหนึ่ง เฉลี่ย SNM เสถียรภาพปรับปรุง 5T พาร์หลังจากสามปี NBTI ผลการจำลองมอนติคาร์โล 1000 และ 10% รูปแบบแสดงไว้ในตารางที่ 4 เราใช้การประเมินทางสถิติในการดึงข้อมูลกิจกรรมของพาร์ส่วนของแคที่นำเสนอในพฤหัสบดีราคาแตกต่างกันที่ใช้มาตรฐาน SPEC CPU 2006 ข้อมูลในแคชเสนอเพิ่มเปอร์เซ็นต์ของคนในส่วนพาร์ แม้ว่าส่วนเพิ่มนี้ไม่มีผลอายุการใช้งานเนื่องจากความสมมาตรของพาร์ 6T นี้ปรับปรุง SNM เสื่อมสภาพของเซลล์ 5T 35.1% หลังผล NBTI สามปีกับพฤหัสบดีราคา = 65% เพื่อช่วย ลดพลังงานที่เขียนบนแค STT RAM เราใช้เทคนิคการเลิกเขียนก่อน ก่อนดำเนินการเขียน เทคนิคนี้เปรียบเทียบค่า bitline กับอินพุตข้อมูลบิตโดยบิต และเพิกเฉยต่อการเขียนบิตเดียวกันบนแค นอกจากนี้ เรากำลังเขียนส่วนใหญ่เป็นศูนย์ข้อมูลในแคบรรทัดกับส่วนใหญ่ศูนย์ ดังนั้น EWT ลด จำนวนการเขียนบนแค STT RAM ขึ้นอยู่กับค่าของพฤหัสบดีราคา ตามตารางที่ 4 แสดง แคเสนอลดจำนวนการเขียนใน RAM STT 28.9% ใช้พฤหัสบดีราคา = 75%

ผลลัพธ์ (ไทย) 2:

NBTI ลดความน่าเชื่อถือและอายุการใช้งานของอุปกรณ์ดิจิตอล ในกรณีของ SRAM, NBTI ลดลงทั้งความมั่นคง SNM และประสิทธิภาพการทำงานของเซลล์ขึ้นอยู่กับเวลาเฉลี่ยที่ประตูพีมอสจะลำเอียงกับศูนย์การป้อนข้อมูล แคชนุ่มข้อผิดพลาดคือฟังก์ชั่นของค่าเฉลี่ย SNM ในเซลล์ 6T-SRAM ในรูปที่ 1A, คิวและ QB โหนดประหยัดค่าเสริม เมื่อโหนด Q เป็นศูนย์ประตู M3 และ M4 ทรานซิสเตอร์จะลำเอียงด้วย "0" และ "1" ตามลำดับ ในคำอื่น ๆ เมื่อหนึ่งในจำนวนทรานซิสเตอร์เหล่านี้อยู่ในโหมดความเครียดคนอื่น ๆ ที่อยู่ในโหมดการกู้คืน เราใช้รูปแบบ NBTI ในกระดาษในการประเมินการเปลี่ยนแปลงของแรงดันเกณฑ์ของทรานซิสเตอร์ PMOS ในเซลล์ 5T-SRAM, NBTI มีผลกระทบอย่างมากต่อเสถียรภาพเพราะเซลล์เพียงแค่มีหนึ่งดึงขึ้นพีมอสทรานซิสเตอร์ การปรับปรุงเสถียรภาพ SNM เฉลี่ยของ 5T-SRAM หลังจากผล NBTI สามปี 1000 จำลอง Monte Carlo และ 10% รูปแบบที่มีการระบุไว้ในตารางที่ 4 เราใช้การประเมินผลทางสถิติเพื่อแยกกิจกรรมข้อมูลที่เป็นส่วนหนึ่งของ SRAM แคชเสนอใน THR แตกต่างกันทำงาน SPEC CPU 2006 มาตรฐาน ข้อมูลที่นำเสนอในแคชเพิ่มขึ้นร้อยละของคนในส่วน SRAM แม้ว่าการเพิ่มขึ้นนี้ไม่ได้มีผลใด ๆ กับอายุการใช้งาน 6T-SRAM เนื่องจากสัดส่วนนี้ช่วยเพิ่มการย่อยสลาย SNM ของ 5T เซลล์โดย 35.1% หลังจากสามปีผล NBTI กับ THR = 65% เพื่อลดการใช้พลังงานในการเขียนแคช STT-RAM เราใช้เทคนิคการเลิกจ้างในช่วงต้นเขียน ก่อนที่จะดำเนินการเขียนเทคนิคนี้เปรียบเทียบค่า bitline กับบิตข้อมูลเข้าโดยบิตและละเลยการเขียนบิตเดียวกันในแคช นอกจากนี้เรากำลังเขียนส่วนใหญ่เป็นศูนย์ข้อมูลที่อยู่ในแนวแคชด้วยเสียงส่วนใหญ่เป็นศูนย์ ดังนั้น EWT ช่วยลด
จำนวนของการเขียนในแคช STT-RAM ขึ้นอยู่กับมูลค่าของ THR ในฐานะที่เป็นตารางที่ 4 แสดงแคชที่เสนอลดจำนวนเขียนใน STT-RAM โดย 28.9% โดยใช้ THR = 75%

ผลลัพธ์ (ไทย) 3:

nbti บั่นทอนความน่าเชื่อถือและอายุการใช้งานของอุปกรณ์ดิจิตอล ในกรณีของ SRAM nbti SNM , ลดลงทั้งเสถียรภาพและสมรรถนะของเซลล์ขึ้นอยู่กับเวลาเฉลี่ยที่ pmos เกตส์มีอคติกับศูนย์ข้อมูล แคชนุ่มข้อผิดพลาดเป็นฟังก์ชันของ SNM เฉลี่ย ใน 6t-sram เซลล์ในรูป 1A , Q และ QB โหนดบันทึกค่าแบบ เมื่อ Q โหนดเป็นศูนย์ประตู M3 และ M4 ทรานซิสเตอร์จะลำเอียงด้วย " 0 " และ " 1 " ตามลำดับ ในคำอื่น ๆเมื่อหนึ่งของทรานซิสเตอร์เหล่านี้อยู่ในโหมดเครียด อีกหนึ่งคือในโหมดการกู้คืน . เราใช้ nbti แบบในกระดาษ เพื่อประเมินการเปลี่ยนแปลงของแรงดันไฟฟ้าของ pmos ทรานซิสเตอร์ ใน 5t-sram เซลล์ nbti มีผลกระทบอย่างมากต่อความมั่นคง เพราะเซลล์ก็มีปรากฏ pmos ทรานซิสเตอร์ เฉลี่ย SNM การปรับปรุงเสถียรภาพของ 5t-sram หลังจากสามปี nbti ผล 1 , 000 ด้วยเทคนิคมอนติคาร์โลและ 10 % การเปลี่ยนแปลงที่อยู่บนโต๊ะ 4 ที่เราใช้ในการประเมินผลทางสถิติเพื่อดึงข้อมูลกิจกรรมของ SRAM ส่วนหนึ่งของการเสนอแคชประจำต่างวิ่งสเป็คซีพียูมาตรฐาน 2006 การนำเสนอข้อมูลในแคชเพิ่มเปอร์เซ็นต์ของคนที่อยู่ใน SRAM ส่วน แม้ว่า เพิ่ม นี้จะไม่ส่งผลกระทบใดๆ ต่อ 6t-sram ตลอดชีวิต เนื่องจากความสมมาตร ซึ่งช่วยเพิ่มการย่อยสลายของ SNM เซลล์ 5T จาก 35.1 % หลังจากสามปี nbti Effect กับสา = 65% เพื่อลดการใช้พลังงาน stt-ram เขียนแคช เราใช้ก่อนเขียนเทคนิคสิ้นสุด ก่อนเขียนงาน เทคนิคนี้ bitline เปรียบเทียบค่าข้อมูลบิตโดยบิตแต่ละบิตเดียวกันในการเขียนและแคช นอกจากนี้ เราจะเขียนส่วนใหญ่ศูนย์ข้อมูลในแคชบรรทัดกับส่วนใหญ่ที่ศูนย์ ดังนั้น EWT ลดจํานวนเขียนแคช stt-ram ขึ้นอยู่กับมูลค่าของสา . ตารางที่ 4 แสดง , เสนอแคชลดจํานวนเขียนใน stt-ram โดย 28.9% ใช้ Thr = 75%