A special circuit is necessary for

A special circuit is necessary for the data input of the first stage. An incoming
data stream of N pieces of data must be divided into two paths of N/2
pieces of data each. Due to division into two parallel paths, the clock rate
must be halved. The circuit required for this is a demultiplexed followed by
a FIFO register (FIFO-first 1n, first out). A special structure is shown in
Figure 7.3.9 that carries out the splitting of the data with synchronous clocking
and minimal storage capacity [107]. In the illustration, the delays are defined
relative to the input clock. The illustration characterizes the general
procedure. It does not specify the exact technical implementation.
The entire FFT processor resulting from vertical projection is shown in
Figure 7.3.10. The configuration consists of N PEs. Delay commutators are
located between the PEs. Due to the continued halving, their control signals
are extracted using frequency dividers. This example shows clearly that
solving the data input leads to considerable costs in term of registers and control
circuitry.

ผลลัพธ์ (ไทย) 1:

วงจรพิเศษที่จำเป็นสำหรับการป้อนข้อมูลระยะแรก ขา ข้อมูลสตรีมของ N ชิ้นส่วนของข้อมูลต้องแบ่งเป็นสองเส้นทางของ N/2 ชิ้นส่วนของข้อมูลแต่ละ เนื่องจากแบ่งเป็นเส้นทางขนานที่สอง ราคานาฬิกาต้องถูกแบ่งครึ่ง เป็นวงจรที่จำเป็นสำหรับการนี้เป็น demultiplexed ตามด้วยทะเบียน FIFO (FIFO แรก 1n ออกก่อน) โครงสร้างพิเศษจะแสดงในรูป 7.3.9 ที่ดำเนินการแยกข้อมูลกับตอกแบบซิงโครนัสและความจุน้อยที่สุด [107] ในภาพประกอบ ความล่าช้าที่กำหนดไว้ สัมพันธ์กับสัญญาณนาฬิกา ภาพประกอบลักษณะทั่วไปขั้นตอนนี้ มันไม่ได้ระบุการดำเนินการทางเทคนิคที่แน่นอนตัวประมวลผลพวกทั้งที่เกิดจากการฉายแสดงในรูปที่ 7.3.10 กำหนดค่าประกอบด้วย N PEs มีความล่าช้า commutators ตั้งอยู่ระหว่าง PEs เนื่องจากการต่อโลก สัญญาณควบคุมของพวกเขาถูกแยกโดยใช้วงเวียนถี่ ตัวอย่างนี้แสดงให้เห็นอย่างชัดเจนว่าแก้ข้อมูลอินพุตไปสู่ค่าใช้จ่ายมากในระยะเวลาการลงทะเบียนและการควบคุมวงจร

ผลลัพธ์ (ไทย) 2:

วงจรพิเศษเป็นสิ่งที่จำเป็นสำหรับการใส่ข้อมูลของขั้นตอนแรก ที่สายเรียกเข้า
กระแสข้อมูลของชิ้นส่วนยังไม่มีข้อมูลจะต้องถูกแบ่งออกเป็นสองเส้นทางของ N / 2
ชิ้นส่วนของข้อมูลแต่ละ เนื่องจากการแบ่งเป็นสองเส้นทางขนานอัตรานาฬิกา
จะต้องลดลงครึ่งหนึ่ง วงจรที่จำเป็นสำหรับเรื่องนี้คือ demultiplexed ตามด้วย
FIFO สมัครสมาชิก (1N FIFO-, First Out) โครงสร้างพิเศษที่แสดงใน
รูปที่ 7.3.9 ที่ดำเนินการแยกของข้อมูลที่มีการตอกบัตรซิงโคร
และความจุน้อยที่สุด [107] ในภาพประกอบล่าช้าจะมีการกำหนด
เทียบกับนาฬิกาการป้อนข้อมูล ภาพประกอบลักษณะพิเศษทั่วไป
ขั้นตอน มันไม่ได้ระบุการดำเนินการทางเทคนิคที่แน่นอน.
โปรเซสเซอร์ FFT ทั้งหมดที่เกิดจากการฉายในแนวตั้งจะแสดงใน
รูปที่ 7.3.10 ไฟล์โครงสร้าง Con Fi ประกอบด้วย N PEs commutators ล่าช้า
อยู่ระหว่าง PEs เนื่องจากการลดลงครึ่งหนึ่งอย่างต่อเนื่องสัญญาณควบคุมของพวกเขา
ถูกสกัดโดยใช้วงเวียนความถี่ ตัวอย่างนี้แสดงให้เห็นอย่างชัดเจนว่า
การแก้การป้อนข้อมูลที่นำไปสู่การมีค่าใช้จ่ายมากในระยะของการลงทะเบียนและการควบคุม
วงจร

ผลลัพธ์ (ไทย) 3:

วงจรพิเศษเป็นสิ่งจำเป็นสำหรับการป้อนข้อมูลของขั้นตอนแรก การเข้ามาข้อมูลสตรีมของชิ้นส่วนของข้อมูลที่ต้องถูกแบ่งออกเป็นสองเส้นทางของ n / 2ชิ้นส่วนของข้อมูลแต่ละ เนื่องจากการแบ่งเป็นคู่ขนานสองเส้นทางอัตรานาฬิกาต้องลดลง วงจรที่ใช้นี้เป็น demultiplexed ตามมาด้วยเป็น FIFO ลงทะเบียน ( 1n แรกก่อน ออกก่อน ) โครงสร้างพิเศษที่แสดงในรูป 7.3.9 ที่ดำเนินการแยกข้อมูลแบบซิงโครนัสด้วยการตอกบัตรและความสามารถจัดเก็บน้อยที่สุด [ 107 ] การวาดภาพ , ความล่าช้าที่กำหนดไว้ญาติต้องใส่นาฬิกา ภาพประกอบในลักษณะทั่วไปขั้นตอน มันไม่ได้ระบุการใช้เทคนิคที่แน่นอนทั้งหน่วยประมวลผลที่เกิดจากการฉายแนวตั้งจะแสดงในรูป 7.3.10 . คอนจึง guration ประกอบด้วย คำว่า เพื่อน หน่วงเวลา commutators มีตั้งอยู่ระหว่างเพื่อน เนื่องจากยังคงแบ่งสัญญาณควบคุมของพวกเขาถูกสกัดโดยใช้วงเวียน ความถี่ ตัวอย่างนี้แสดงให้เห็นอย่างชัดเจนว่าแก้ไขข้อมูลให้มากนักในแง่ของการลงทะเบียนและควบคุมต้นทุนวงจร