SAMPLE-AND-HOLD CIRCUITSCircuit Op

SAMPLE-AND-HOLD CIRCUITSCircuit Operation For FET Q1
The waveforms in Fig.7-13(b) illustrate the circuit operation.
V1 must go sufficiently negative to drive the FET gate voltage below its pinch-off voltage (VGS(off)).
V1 should also go to a positive level approximately equal to the capacitor voltage (VC) to ensure complete turn on of the FET.

ผลลัพธ์ (ไทย) 1:

วงจรตัวอย่าง และระงับการดำเนินการของวงจร FET ไตรมาส 1 Waveforms ใน Fig.7-13(b) แสดงการต่อวงจร V1 ต้องไปลบพอขับแรงดันประตู FET ด้านล่างของหยิกปิดแรงดันไฟฟ้า (VGS(off)) ยังควรไป V1 ประมาณเท่ากับแรงดันตัวเก็บประจุ (VC) ให้สมบูรณ์เปิดบนของ FET ที่ระดับบวก

ผลลัพธ์ (ไทย) 2:

ตัวอย่างและถือวงจร? วงจรการดำเนินงานสำหรับไตรมาสที่ 1 ปี FET
รูปคลื่นใน Fig.7-13 (ข) แสดงให้เห็นถึงการดำเนินงานของวงจร.
V1 ต้องไปในเชิงลบพอที่จะผลักดันให้แรงดันไฟฟ้าที่ประตูด้านล่าง FET หยิกแรงดันออกของ (VGS (ปิด) ).
V1 ยังควรจะไปที่ระดับบวกประมาณเท่ากับแรงดันไฟฟ้าตัวเก็บประจุ (VC) เพื่อให้แน่ใจว่าการเปิดที่สมบูรณ์แบบบนของ FET

ผลลัพธ์ (ไทย) 3:

sample-and-hold วงจรปฏิบัติการวงจร  สำหรับเฟต Q1
รูปใน fig.7-13 ( b ) แสดงให้เห็นถึงวงจรการดำเนินงาน
V1 ต้องไปลบ พอขับ FET แรงดันไฟฟ้าด้านล่างประตูหนีบปิดแรงดัน ( วีจีเ ( ปิด ) ) .
V1 น่าจะไปในทางบวกระดับประมาณเท่ากับประจุแรงดัน ( VC ) เพื่อให้แน่ใจว่าเปิดที่สมบูรณ์ของเฟต .