2 InterfacesThis chapter describes

2 Interfaces
This chapter describes the functional behaviors supported by the processor.
2.1 System Memory Interface
2.1.1 System Memory Technology Support
The Integrated Memory Controller (IMC) supports DDR3 protocols with four
independent 64-bit memory channels and supports 1 unbuffered DIMM per channel.
2.1.2 System Memory Timing Support
The IMC supports the following DDR3 Speed Bin, CAS Write Latency (CWL), and
command signal mode timings on the main memory interface:
• tCL = CAS Latency
• tRCD = Activate Command to READ or WRITE Command delay
• tRP = PRECHARGE Command Period
• CWL = CAS Write Latency
• Command Signal modes = 1n indicates a new command may be issued every clock
and 2n indicates a new command may be issued every 2 clocks. Command launch
mode programming depends on the transfer rate and memory configuration.
2.2 PCI Express* Interface
This section describes the PCI Express* interface capabilities of the processor. See the
PCI Express* Base Specification for details of PCI Express*.
Note: The processor is capable of up to 8.0 GT/s speeds.
2.2.1 PCI Express* Architecture
Compatibility with the PCI addressing model is maintained to ensure that all existing
applications and drivers operate unchanged. The PCI Express configuration uses
standard mechanisms as defined in the PCI Plug-and-Play specification.
The PCI Express architecture is specified in three layers — Transaction Layer, Data Link
Layer, and Physical Layer. The partitioning in the component is not necessarily along
these same boundaries. Refer to Figure 2-1 for the PCI Express Layering Diagram.

ผลลัพธ์ (ไทย) 1:

อินเทอร์เฟส 2บทนี้อธิบายลักษณะการทำงานทำงานที่ได้รับการสนับสนุน โดยตัวประมวลผล2.1 ระบบอินเตอร์เฟซหน่วยความจำ2.1.1 สนับสนุนเทคโนโลยีหน่วยความจำระบบตัวควบคุมหน่วยความจำแบบบูรณาการ (IMC) สนับสนุนโพรโทคอ DDR3 กับสี่หน่วยความจำ 64 บิตอิสระช่อง และสนับสนุน 1 DIMM unbuffered ต่อช่อง2.1.2 ระบบหน่วยความจำช่วงเวลาสนับสนุนสถาบันสนับสนุนต่อไปนี้ DDR3 ความเร็วช่อง CAS เขียนแฝง (CWL), และคำสั่งสัญญาณโหมดกำหนดเวลาบนอินเทอร์เฟซสำหรับหน่วยความจำหลัก:•เส้น =เวลาแฝงใน CAS• tRCD =เรียกใช้คำสั่งอ่าน หรือเขียนคำสั่งหน่วงเวลา• tRP = PRECHARGE สั่งรอบระยะเวลา• CWL =เวลาแฝงใน CAS เขียน•คำสั่งสัญญาณโหมด = 1n บ่งชี้คำสั่งใหม่อาจออกนาฬิกาทุกและ 2n บ่งชี้คำสั่งใหม่อาจออกนาฬิกาทุก 2 เปิดใช้คำสั่งโหมดโปรแกรมขึ้นอยู่กับการโอนย้ายอัตราและหน่วยความจำการกำหนดค่า2.2 PCI Express * ติดต่อส่วนนี้อธิบาย PCI Express * อินเทอร์เฟซสำหรับความสามารถของตัวประมวลผล ดูPCI Express * ฐานข้อกำหนดรายละเอียดของ PCI Express *หมายเหตุ: ตัวประมวลผลจะสามารถถึง 8.0 GT/s ความเร็ว2.2.1 PCI Express * สถาปัตยกรรมความเข้ากันได้กับรุ่นรับมือ PCI ไว้เพื่อให้แน่ใจว่าที่มีอยู่ทั้งหมดโปรแกรมประยุกต์และโปรแกรมควบคุมทำงานไม่เปลี่ยนแปลง ใช้ตั้งค่าคอนฟิก PCI Expressกลไกมาตรฐานตามที่กำหนดไว้ในข้อมูลจำเพาะของ PCI Plug and Playสถาปัตยกรรม PCI Express ไว้ในชั้นที่ 3 – ชั้นธุรกรรม การเชื่อมโยงข้อมูลชั้น และชั้นทางกายภาพ พาร์ทิชันในคอมโพเนนต์ไม่จำเป็นต้องตามขอบเขตเหล่านี้เหมือนกัน อ้างถึงรูปที่ 2-1 สำหรับแบบ PCI Express ที่กลุ่มไดอะแกรม

ผลลัพธ์ (ไทย) 2:

2 การเชื่อมต่อ
ในบทนี้จะอธิบายถึงพฤติกรรมการทำงานได้รับการสนับสนุนโดยหน่วยประมวลผล.
2.1 อินเตอร์เฟซหน่วยความจำระบบ
2.1.1 หน่วยความจำระบบสนับสนุนทางด้านเทคโนโลยี
ควบคุมหน่วยความจำแบบบูรณาการ (IMC) สนับสนุนโปรโตคอล DDR3 กับสี่
อิสระช่องหน่วยความจำ 64 บิตและสนับสนุน 1 DIMM unbuffered ต่อช่อง
2.1.2 หน่วยความจำระบบ Timing สนับสนุน
IMC สนับสนุนต่อไปนี้ DDR3 ความเร็ว Bin, CAS เขียนแฝง (CWL-) และ
การกำหนดเวลาโหมดสัญญาณคำสั่งบนอินเตอร์เฟซหน่วยความจำหลัก:
• TCL = CAS Latency
• tRCD = คำสั่งเปิดใช้งานจะอ่านหรือเขียนคำสั่งล่าช้า
• tRP = preCharge สั่งระยะเวลา
• CWL = CAS เขียนแฝง
•คำสั่งโหมดสัญญาณ = 1N บ่งชี้ว่าคำสั่งใหม่อาจจะออกทุกนาฬิกา
และ 2n บ่งชี้ว่าคำสั่งใหม่อาจจะออกทุก 2 นาฬิกา เปิดคำสั่ง
การเขียนโปรแกรมโหมดขึ้นอยู่กับอัตราการถ่ายโอนและการกำหนดค่าหน่วยความจำ.
2.2 PCI Express * การเชื่อมต่อของ
ส่วนนี้จะอธิบาย PCI Express * ความสามารถในการอินเตอร์เฟซในการประมวลผล ดู
PCI Express * ฐานข้อมูลจำเพาะสำหรับรายละเอียดของ PCI Express *.
. หมายเหตุ: มีความสามารถในการประมวลผลได้ถึง 8.0 GT / s ความเร็ว
2.2.1 PCI Express * สถาปัตยกรรม
ความเข้ากันได้กับรูปแบบที่อยู่ PCI ได้รับการปรับปรุงเพื่อให้แน่ใจว่าที่มีอยู่ทั้งหมด
การใช้งาน และคนขับรถใช้งานไม่เปลี่ยนแปลง การกำหนดค่า PCI Express ใช้
กลไกมาตรฐานที่กำหนดไว้ใน PCI Plug-and-Play สเปค.
สถาปัตยกรรม PCI Express ระบุไว้ในสามชั้น - ชั้นที่ธุรกรรมการเชื่อมโยงข้อมูล
ชั้นและชั้นทางกายภาพ แบ่งพาร์ติชันในองค์ประกอบที่ไม่จำเป็นต้องเป็นไปตาม
ขอบเขตเดียวกันนี้ โปรดดูรูป 2-1 สำหรับ PCI Express Layering แผนภาพ

ผลลัพธ์ (ไทย) 3:

2 )
บทนี้อธิบายพฤติกรรมการทำงานโดยการสนับสนุนหน่วยประมวลผล .

ตัว 2.1 ระบบหน่วยความจำหน่วยความจำระบบอินเตอร์เฟซการสนับสนุนเทคโนโลยีหน่วยความจำแบบบูรณาการควบคุม
( IMC ) สนับสนุนโปรโตคอล DDR3 4
อิสระ 64 บิตหน่วยความจำช่องทางและสนับสนุน 1 unbuffered DIMM ต่อช่องสัญญาณ

เวลา 2.1.2 หน่วยความจำระบบสนับสนุนการสื่อสารสนับสนุนบิน ความเร็วของต่อไปนี้CAS latency ( เขียน cwl ) และสัญญาณในโหมดเวลา
คำสั่งอินเตอร์เฟซหน่วยความจำหลัก :
-
- trcd CAS latency TCL = = เปิดใช้งานสั่งให้อ่านหรือเขียนคำสั่งหน่วงเวลา
-
- precharge TRP = คำสั่งระยะเวลา cwl = CAS เขียนแฝง
- สั่งสัญญาณโหมด = 1n บ่งชี้ว่าอาจจะสั่งใหม่ ออกทุกนาฬิกา
2n บ่งชี้คำสั่งใหม่และอาจจะออกทุก 2 นาฬิกา
เปิดสั่งการเขียนโปรแกรมโหมดขึ้นอยู่กับอัตราการถ่ายโอนและการตั้งค่าหน่วยความจำ .
2
* อินเตอร์เฟซ PCI Express ส่วนนี้อธิบายอินเตอร์เฟซ PCI Express * ความสามารถของหน่วยประมวลผล เห็น
สเปคฐาน PCI Express * สำหรับรายละเอียดของ PCI Express * .
หมายเหตุ : หน่วยประมวลผลมีความสามารถถึง 8.0 GT / s ความเร็ว .

* 2.2.1 PCI Express สถาปัตยกรรมความเข้ากันได้กับรูปแบบ PCI อยู่รักษาเพื่อให้แน่ใจว่าทุกโปรแกรมและไดรเวอร์ที่มีอยู่
งานไม่เปลี่ยนแปลง การตั้งค่าการใช้ PCI Express
กลไกมาตรฐานตามที่กำหนดไว้ใน PCI เสียบและเล่นสเปค
PCI Express สถาปัตยกรรมที่ระบุในรายการ 3 ชั้น - ชั้นเชื่อมโยงข้อมูล
ชั้นและชั้นทางกายภาพแบ่งพาร์ทิชันในส่วนที่ไม่จำเป็นตาม
ขอบเขตเหล่านี้เหมือนกัน ดูรูปที่ 2-1 สำหรับ PCI Express layering แผนภาพ