The L2 cache used a unique row-redu

The L2 cache used a unique row-redundancy scheme. It is implemented
at the 32 kB level and is illustrated in Fig. 9. Spare
rows for one array are located in the adjacent array as opposed to
the same array. In other words, spare rows for the top array are
located in the bottom array and vice versa. When redundancy is
enabled, the incoming address is compared with the address of
the defective row and if it matches, the adjacent array (which is
normally not enabled) is enabled to read from or write into the
spare row. Using this kind of scheme enables a large ( 30%)
reduction in X-decoder area. The area reduction is achieved because
the multiplexing required in the X-decoder to bypass the
defective row/rows in the traditional row redundancy scheme is
no longer needed in this scheme.
N-well power for the Primary and L2 cache memory cells
is separated out as a test hook. This allows weakening of the
pMOS loads of the SRAM bit cells by raising their threshold
voltage, thus enabling screening cells with marginal static noise
margin. This significantly reduces defective parts per million
(DPPM) and improves reliability.

ผลลัพธ์ (ไทย) 1:

แคช L2 ที่ใช้แบบซ้ำแถวเฉพาะ มีดำเนินระดับ 32 kB และภาพประกอบใน Fig. 9 อะไหล่แถวแถวหนึ่งอยู่ในแถวติดกันซึ่งตรงกันข้ามการอาร์เรย์เดียวกัน ในคำอื่น ๆ อะไหล่แถวแถวบนสุดมีตั้งอยู่ ในแถวด้านล่าง และในทางกลับกัน เมื่อมีความซ้ำซ้อนเปิดใช้งาน อยู่เข้ามาเปรียบเทียบกับอยู่ของแถวมีข้อบกพร่องและ หากตรง กับ เรย์ติดกัน (ซึ่งเป็นไม่เปิดใช้งาน) ใช้อ่าน หรือเขียนในการอะไหล่แถว ใช้แผนชนิดนี้ทำให้มีขนาดใหญ่ (30%)ลดในถอดรหัส X การลดพื้นที่สามารถทำได้เนื่องจากการมัลติเพล็กซ์แบบถอดรหัส X ต้องการข้ามการแถวเสียแถวในโครงร่างซ้ำแถวดั้งเดิมเป็นไม่จำเป็นในนี้พลังงาน N ดีสำหรับเซลล์หน่วยความจำแคช L2 และหลักแยกออกเป็นตะขอทดสอบ นี้ช่วยให้การลดลงของการpMOS โหลดเซลล์บิต SRAM โดยเพิ่มขีดจำกัดของพวกเขาแรงดัน การเปิดใช้งานเซลล์ที่ตรวจ มีเสียงคงกำไรกำไร นี้สามารถลดชิ้นส่วนที่มีข้อบกพร่องต่อล้าน(DPPM) และปรับปรุงความน่าเชื่อถือ

ผลลัพธ์ (ไทย) 2:

แคช L2 ที่ใช้รูปแบบแถวซ้ำซ้อนที่ไม่ซ้ำกัน จะดำเนินการในระดับ 32 กิโลไบต์และมีการแสดงในรูปที่
9. อะไหล่แถวหนึ่งอาร์เรย์จะอยู่ในแถวที่อยู่ติดกันเมื่อเทียบกับอาร์เรย์เดียวกัน ในคำอื่น ๆ , แถวอะไหล่สำหรับอาร์เรย์ด้านบนจะอยู่ในแถวด้านล่างและในทางกลับกัน เมื่อความผิดพลาดจะถูกเปิดใช้งานอยู่เข้ามาเปรียบเทียบกับที่อยู่ของแถวที่มีข้อบกพร่องและถ้ามันตรงกับอาร์เรย์ที่อยู่ติดกัน(ซึ่งปกติไม่เปิดใช้งาน) มีการใช้งานในการอ่านหรือเขียนลงในแถวที่ว่าง ใช้ชนิดของโครงการนี้จะช่วยให้มีขนาดใหญ่ (30%) ลดลงในพื้นที่ X-ถอดรหัส ลดพื้นที่ที่จะประสบความสำเร็จเพราะมัลติที่จำเป็นในX-ถอดรหัสที่จะหลีกเลี่ยงแถวที่มีข้อบกพร่อง/ แถวในโครงการซ้ำซ้อนแถวแบบดั้งเดิมจะไม่จำเป็นอีกต่อไปในโครงการนี้. พลังงาน N-ดีสำหรับประถมศึกษาและ L2 เซลล์หน่วยความจำแคชจะถูกแยกออกเป็นตะขอทดสอบ นี้จะช่วยให้การลดลงของการโหลดพีมอสของเซลล์ SRAM บิตโดยการเพิ่มเกณฑ์ของพวกเขาแรงดันไฟฟ้าจึงทำให้เซลล์การตรวจคัดกรองด้วยเสียงคงร่อแร่อัตรากำไรขั้นต้น นี้จะช่วยลดชิ้นส่วนที่ชำรุดต่อล้าน(DPPM) และเพิ่มความน่าเชื่อถือ

ผลลัพธ์ (ไทย) 3:

แคช L2 ที่ใช้เฉพาะแถวที่ซ้ำซ้อน โครงการ . มันใช้
ที่ 32 Kb ระดับและจะแสดงในรูปที่ 9 แถวอะไหล่
1 เรย์อยู่ในอาร์เรย์ที่อยู่ติดกันเป็นนอกคอก
แถวเดียวกัน ในคำอื่น ๆแถวอะไหล่สำหรับอาร์เรย์สุด
ตั้งอยู่ในแถวด้านล่างและในทางกลับกัน เมื่อความซ้ำซ้อนเป็น
เปิดอยู่เข้ามาเทียบกับที่อยู่ของ
มีข้อบกพร่อง แถว และถ้ามันตรงกับอาร์เรย์ที่อยู่ติดกัน ( ซึ่งปกติจะไม่เปิด
) ถูกเปิดใช้งานเพื่ออ่านหรือเขียนลงใน
แถวสำรอง ใช้ชนิดนี้ของโครงการช่วยให้ใหญ่ ( 30 % )
ลดพื้นที่ x-decoder . พื้นที่ลดลงได้ เพราะต้องใช้ในการมัลติเพล็กซ์

x-decoder ข้ามแถว / บกพร่องแถวในแถวที่ซ้ำซ้อนนี้
แบบดั้งเดิมไม่ใช้ในโครงการนี้ พลังงาน
ะสำหรับประถมศึกษาและ L2 แคชหน่วยความจำเซลล์
แยกเป็นแบบตะขอ นี้จะช่วยให้ระดับของ
pmos โหลดของ SRAM บิตของเซลล์โดยเพิ่มเกณฑ์
แรงดันจึงทำให้การคัดกรองเซลล์ที่มีต้นทุนคงที่เสียง
ขอบ นี้ช่วยลดส่วน ต่อล้าน
บกพร่อง ( DPPM ) และช่วยเพิ่มความน่าเชื่อถือ