To reduce latency overhead to cache

To reduce latency overhead to cache access time, some
design issues are considered here for efficient implementation.
First; since the LSC and WSC of a line are frequently changed,
they can be point of cache failure, if they are stored in the STTRAM.
So, these
counters
are
stored
in
SRAM
to
have
low

latency
and fast
wear-out.
Second;
we
assume
simultaneous

increase
in
saturation
counters
of
a line
and
write operations.
If

an
STT-RAM
line
is
written,
we may
decide
on data

ผลลัพธ์ (ไทย) 1:

การลดเวลาแฝงการแคเข้าเวลา ค่าใช้จ่ายบางส่วน ปัญหาการออกแบบจะพิจารณาที่นี่สำหรับงานที่มีประสิทธิภาพครั้งแรก เนื่องจาก LSC และ WSC บรรทัดจะเปลี่ยนบ่อย พวกเขาได้จุดของความล้มเหลวในการแคช ถ้าพวกเขาถูกเก็บไว้ใน STTRAMดังนั้น เหล่านี้เคาน์เตอร์มีเก็บไว้ในSRAMถึงมีต่ำสุดแฝงและรวดเร็วเครื่องแต่งกายออกสองเราสมมติพร้อมกันเพิ่มขึ้นในความเข้มเคาน์เตอร์ของบรรทัดและเขียนการดำเนินงานหากมีSTT-รามบรรทัดมีเขียนเราอาจตัดสินใจข้อมูล

ผลลัพธ์ (ไทย) 2:

เพื่อลดค่าใช้จ่ายแอบแฝงแคชเวลาในการเข้าถึงบางปัญหาการออกแบบที่นี่ได้รับการพิจารณาสำหรับการดำเนินงานที่มีประสิทธิภาพ.
ครั้งแรก; ตั้งแต่ LSC และ WSC
ของบรรทัดที่มีการเปลี่ยนแปลงบ่อย. พวกเขาสามารถเป็นจุดของความล้มเหลวแคชหากพวกเขาจะเก็บไว้ใน STTRAM ดังนั้นเหล่าเคาน์เตอร์จะถูกเก็บไว้ในSRAM จะมีต่ำแฝงและรวดเร็วในการสวมใส่ออก. สอง; เราถือว่าพร้อมกันเพิ่มขึ้นในความอิ่มตัวเคาน์เตอร์ของสายและเขียนงาน. ถ้าSTT-RAM สายจะเขียนเราอาจตัดสินใจกับข้อมูล

ผลลัพธ์ (ไทย) 3:

เพื่อลดค่าใช้จ่ายแฝงของเวลาการเข้าถึงปัญหา
ออกแบบถือว่าที่นี่เพื่อประสิทธิภาพการใช้งาน .
; แรกตั้งแต่ , คุณภาพของเส้นและมักเปลี่ยน
พวกเขาสามารถจุดของแคชล้มเหลวถ้าพวกเขาจะถูกเก็บไว้ใน sttram .
,


มีเคาน์เตอร์เหล่านี้เก็บไว้
ใน




SRAM มีศักยภาพต่ำ


ด่วน

ใส่ไป สอง ;




เราถือว่าได้เพิ่ม



ในความอิ่มตัวของ
เคาน์เตอร์เส้น


และเขียนงาน ถ้าเป็น stt-ram






เป็นเส้นเขียน เราอาจจะตัดสินใจ



ในข้อมูล