1.3.3 Limitations of Way-Prediction

1.3.3 Limitations of Way-Prediction Schemes
Way-prediction designs have been proposed for fast L1 caches.
There are several reasons for which the original way-prediction
idea cannot be applied directly to large L2 caches.
First, in way-prediction designs, the predicted way number must
be made available before the actual data address is generated. We call this an out-cache1 feature for way-prediction designs.
As large L2 caches are typically physically-indexed caches, a
virtual to physical address translation must be conducted before the
address can be presented to the way-prediction hardware. The way prediction
mechanism sitting between the TLB and the L2 cache
will add extra delay to the critical path. Second, L2 caches are
unified caches, where most of the references come from L1 data
cache misses. MRU based prediction does not always work well
with data references [13, 14]. Third, the cache line size of the L2
cache is large. In Intel P4 processors, the L2 cache line size is
128 bytes. This means exchanging the locations of cache lines is
prohibitively expensive. Finally, way-prediction introduces nonunified
cache access latency. The processor must be redesigned to
take the advantage of non-unified L2 cache latency.

ผลลัพธ์ (ไทย) 2:

1.3.3 ข้อ จำกัด ของแบบแผน-Way
ทำนายการออกแบบทางทำนายได้รับการเสนอสำหรับแคชL1 รวดเร็ว.
มีเหตุผลหลายประการที่ทางคาดการณ์เดิมที่มีความคิดที่ไม่สามารถนำมาใช้โดยตรงไปยังแคช L2 ขนาดใหญ่. ครั้งแรกในการออกแบบทางทำนาย จำนวนวิธีที่คาดการณ์ไว้จะต้องทำอยู่ก่อนที่อยู่ข้อมูลจริงที่ถูกสร้างขึ้น เราเรียกวิธีนี้เป็นคุณลักษณะที่ออก cache1 สำหรับการออกแบบทางทำนาย. ในฐานะที่เป็นแคช L2 ขนาดใหญ่มักจะมีแคชร่างกายการจัดทำดัชนีเป็นเสมือนกับการแปลที่อยู่ทางกายภาพจะต้องดำเนินการก่อนที่จะมีอยู่สามารถนำเสนอให้กับฮาร์ดแวร์ทางคาดการณ์ การคาดการณ์ทางกลไกนั่งอยู่ระหว่าง TLB และแคช L2 จะเพิ่มความล่าช้าเป็นพิเศษในเส้นทางที่สำคัญ ประการที่สองแคช L2 จะเป็นอันหนึ่งอันเดียวกันแคชที่มากที่สุดของการอ้างอิงมาจากข้อมูลL1 แคช MRU ตามคำทำนายไม่เคยทำงานได้ดีมีการอ้างอิงข้อมูล[13, 14] ประการที่สามขนาดเส้นแคช L2 ของแคชที่มีขนาดใหญ่ ในโปรเซสเซอร์ Intel P4 ขนาดเส้นแคช L2 เป็น128 ไบต์ ซึ่งหมายความว่าการแลกเปลี่ยนสถานที่ของสายแคชคือราคาแพง ในที่สุดทางทำนายแนะนำ nonunified แฝงเข้าถึงแคช หน่วยประมวลผลจะต้องได้รับการออกแบบใหม่เพื่อใช้ประโยชน์จากความล่าช้าแคช L2 ที่ไม่ใช่แบบครบวงจร

ผลลัพธ์ (ไทย) 3:

ข้อจำกัดของวิธีพยากรณ์ > โครงร่าง
วิธีการออกแบบทำนายได้ถูกเสนอสำหรับแคช L1 อย่างรวดเร็ว .
มีหลายสาเหตุซึ่งวิธีเดิมทำนาย
ความคิดไม่สามารถโดยตรงใช้กับแคช L2 ขนาดใหญ่ .
แรกในวิธีการออกแบบการพยากรณ์ ทำนายทางหมายเลขต้อง
จะให้บริการก่อนที่ข้อมูลที่แท้จริงที่อยู่จะถูกสร้างขึ้น .เราเรียกสิ่งนี้ว่า out-cache1 คุณลักษณะ วิธีทำนายแบบ แคช L2
เป็นขนาดใหญ่มักจะมีร่างกายดัชนีแคชการแปลที่อยู่ทางกายภาพเพื่อเสมือนเป็น

ต้องดำเนินการก่อนที่ที่อยู่สามารถแสดงฮาร์ดแวร์พยากรณ์ทาง วิธีทำนาย
กลไกนั่งอยู่ระหว่าง TLB และ L2 แคช
จะเพิ่มความล่าช้าในเส้นทางสำคัญ วินาที แคช L2
เป็นรวมที่สุดของแคชที่อ้างอิงมาจากแคช L1 ข้อมูล
คิดถึง . ทำนายตาม Mru ไม่เสมอดี
อ้างอิงข้อมูล [ 13 , 14 ) ที่สาม , แคชขนาดเส้นของ L2
แคชที่มีขนาดใหญ่ ใน Intel P4 โปรเซสเซอร์แคช L2 ขนาดเส้นเป็น
128 ไบต์ หมายถึง การแลกเปลี่ยนที่ตั้งสายแคช
แพง . ในที่สุด วิธีทำนาย nonunified
แนะนําแคชเข้าแฝงอยู่ หน่วยประมวลผลจะต้องออกแบบใหม่เพื่อใช้ประโยชน์จากการไม่รวม
L2 แคชแฝงอยู่