1 INTRODUCTIONAs a topic of great c

1 INTRODUCTION
As a topic of great current interest, three-dimensional (3D)
integration provides a viable and promising option to address
the well-known memory wall problem [1] in high-performance
computing systems, i.e., by stacking multiple high-capacity
DRAM dies with one or more processor dies and providing
massive inter-die interconnect bandwidth, 3D processor-
DRAM integrated systems can have drastically reduced memory
access latency and increased memory access bandwidth.
This has been well recognized by the computer architecture
community and many recent works [2]–[8] have explored
and well demonstrated the potential of 3D processor-DRAM
integrated computing systems.
Most prior works [2]–[4] on 3D processor-DRAM integration
assumes the 3D stacking of several conventional commodity
2D DRAM dies as main memory. Loh [5] demonstrated
that the performance of 3D processor-DRAM integrated system
can be further improved by using a non-conventional
so-called “true” 3D DRAM design strategy announced by
Tezzaron Corporation (see [9]). The key feature of this “true”
3D DRAM design strategy is to put DRAM cell arrays and
DRAM peripheral circuits on separate dies so that highperformance
logic die(s) can be used to implement DRAM
peripheral circuits, which is claimed being able to improve the
speed and reduce silicon area. Nevertheless, such an aggressive
design strategy demands the pitch of silicon vias (TSVs) to
be comparable to the DRAM wordeline/bitline pitch (e.g.
few hundreds nm or less), which results in significant TSV
fabrication challenges, particularly as the DRAM technology
continues to scale down. Moreover, we note that all the prior

ผลลัพธ์ (ไทย) 1:

แนะนำ 1
เป็นหัวข้อของปัจจุบันน่าสนใจ สามมิติ (3D)
รวมตัวทำงานได้ และสัญญาว่าจะออกไปอยู่ให้
ปัญหาผนังจำรู้จัก [1] ในประสิทธิภาพสูง
คอมพิวเตอร์ระบบ เช่น โดยซ้อนความจุสูงหลาย
DRAM ตายกับตายตัวประมวลผลอย่าง น้อยหนึ่งให้
ระหว่างตายขนาดใหญ่เชื่อมแบนด์ ประมวลผล 3D-
DRAM ที่รวมระบบสามารถได้ช่วยลดหน่วยความจำ
เข้าแฝงและเพิ่มหน่วยความจำเข้าถึงแบนด์วิธได้
นี้ได้ถูกดีรู้จักสถาปัตยกรรมคอมพิวเตอร์
ชุมชนและผลงานล่าสุดจำนวนมาก [2] – [8] มีอุดม
และแสดงศักยภาพของตัวประมวลผล 3D-DRAM ดี
คอมพิวเตอร์ระบบการ
งานก่อนหน้ามากที่สุด [2] – รวม [4] ใน 3D ตัวประมวลผล-DRAM
สมมติซ้อน 3D ของชุดธรรมดาหลาย
ตาย 2D DRAM เป็นหน่วยความจำหลัก โล๊ะ [5] แสดง
ว่า ประสิทธิภาพของตัวประมวลผล 3D-DRAM รวมระบบ
สามารถเพิ่มเติมปรับปรุงได้โดยที่ไม่ธรรมดา
ดังนั้นซึ่งเรียกว่า "จริง" 3D DRAM ออกแบบกลยุทธ์ประกาศโดย
Tezzaron Corporation (ดู [9]) คุณลักษณะสำคัญของ "จริง" นี้
3D กลยุทธ์ออกแบบ DRAM จะเก็บอาร์เรย์เซลล์ของ DRAM และ
ต่อพ่วง DRAM circuits บนตายแยกต่างหากดังนั้น highperformance ที่
สามารถใช้ die(s) ตรรกะการใช้ DRAM
วงจรต่อพ่วง ซึ่งอ้างว่า ความสามารถในการปรับปรุง
ความเร็ว และลดพื้นที่ซิลิคอน อย่างไรก็ตาม เช่นการก้าวร้าว
ออกแบบกลยุทธ์ต้องการระยะห่างของซิลิคอน vias (TSVs) ไป
สามารถเทียบได้กับระดับ wordeline/bitline DRAM (nm e.g.
few ร้อย หรือน้อยกว่า), ซึ่งส่งผลสำคัญ TSV
ความท้าทายประดิษฐ์ โดยเฉพาะอย่างยิ่งเป็นเทคโนโลยี DRAM
ยังคงปรับลง นอกจากนี้ เราหมายเหตุว่า ก่อนทั้งหมด

ผลลัพธ์ (ไทย) 2:

1 บทนำ
ในฐานะที่เป็นหัวข้อที่น่าสนใจในปัจจุบันที่ดีสามมิติ (3D)
บูรณาการให้เป็นตัวเลือกที่ทำงานได้และมีแนวโน้มที่จะ
เกิดปัญหาผนังหน่วยความจำที่รู้จักกันดี [1] ในที่มีประสิทธิภาพสูง
ระบบคอมพิวเตอร์เช่นโดยซ้อนหลายความจุสูง
DRAM ตายกับหนึ่งหรือหน่วยประมวลผลมากขึ้นตายและให้บริการ
แบนด์วิดธ์ขนาดใหญ่เชื่อมต่อระหว่างกันระหว่างตาย 3D อุปกรณ์แต่ง
ระบบ DRAM สามารถบูรณาการได้ลดลงอย่างมากหน่วยความจำ
ความล่าช้าการเข้าถึงและการเพิ่มแบนด์วิดธ์เข้าถึงหน่วยความจำ
นี้ได้รับการยอมรับอย่างดีจากสถาปัตยกรรมคอมพิวเตอร์
ของชุมชนและผลงานที่ผ่านมาหลาย [2] - [8] มีการสำรวจ
และแสดงให้เห็นถึงศักยภาพของหน่วยประมวลผล 3D-DRAM ดี
แบบบูรณาการระบบคอมพิวเตอร์
ทำงานก่อนส่วนใหญ่ [2] - [4] ในการรวม 3D โปรเซสเซอร์ DRAM
ถือว่าซ้อน 3 มิติของสินค้าโภคภัณฑ์ทั่วไปหลาย
2D DRAM ตาย เป็นหน่วยความจำหลัก [5] Loh แสดงให้เห็น
ว่าประสิทธิภาพของระบบบูรณาการ 3D โปรเซสเซอร์ DRAM
สามารถปรับปรุงเพิ่มเติมโดยใช้ไม่ธรรมดา
เรียกว่า "จริง" กลยุทธ์การออกแบบ 3D DRAM ประกาศโดย
Tezzaron คอร์ปอเรชั่น (ดู [9]) คุณลักษณะที่สำคัญของ "จริง"
กลยุทธ์การออกแบบ DRAM 3D คือการใส่ DRAM อาร์เรย์ของเซลล์และ
DRAM วงจรต่อพ่วงที่เสียชีวิตที่แยกจากกันเพื่อให้ประสิทธิภาพสูง
ตายตรรกะ (s) สามารถนำมาใช้ในการดำเนินการ DRAM
วงจรต่อพ่วงซึ่งอ้างความสามารถในการปรับปรุง
เพิ่มความเร็วและลดพื้นที่ซิลิคอน อย่างไรก็ตามเช่นก้าวร้าว
กลยุทธ์การออกแบบความต้องการของสนามของจุดแวะซิลิกอน (TSVs) เพื่อ
จะเทียบได้กับสนาม DRAM wordeline / Bitline (เช่น
ไม่กี่ร้อยนาโนเมตรหรือน้อยกว่า) ซึ่งจะส่งผลอย่างมีนัยสำคัญใน TSV
ท้าทายการผลิตโดยเฉพาะอย่างยิ่งเป็นเทคโนโลยี DRAM
ยังคง ขนาดลง นอกจากนี้เรายังทราบว่าทั้งหมดก่อน

ผลลัพธ์ (ไทย) 3:

1 บทนำ
เป็นหัวข้อปัจจุบันที่น่าสนใจดี สามมิติ ( 3D )
รวมให้ได้ และสัญญาตัวเลือกที่อยู่
รู้จักกันดีหน่วยความจำปัญหาผนัง [ 1 ] ในการทำงาน
ระบบคอมพิวเตอร์ เช่น โดยซ้อนหลายความจุ
DRAM ตายกับหนึ่งหรือมากกว่าหนึ่งจะประมวลผลและให้
ใหญ่อินเตอร์ ตาย ( แบนด์วิดธ์ หน่วยประมวลผลกลาง -
3 มิติการบูรณาการระบบจะลดลงอย่างมาก และเพิ่มศักยภาพการเข้าถึงหน่วยความจำเข้าถึงหน่วยความจำแบนด์วิดธ์
.
นี้ได้รับการยอมรับอย่างดีจากสถาปัตยกรรม
คอมพิวเตอร์ชุมชนและหลายผลงานล่าสุด [ 2 ] - [ 8 ] มีการสํารวจ
และแสดงศักยภาพของการบูรณาการระบบคอมพิวเตอร์ประมวลผล 3D
.
ที่สุดก่อนทำงาน [ 2 ] - [ 4 ] ในการประมวลผล 3D การบูรณาการ
ถือว่า 3D ซ้อนหลาย DRAM 2D สินค้า
ปกติตายเป็นหน่วยความจำหลัก โล๊ะ [ 5 ] )
ที่ประสิทธิภาพของหน่วยประมวลผล 3 มิติของระบบบูรณาการ
สามารถปรับปรุงเพิ่มเติม โดยการใช้ที่ไม่ปกติ
เรียกว่า " จริง " 3D ออกแบบกลยุทธ์การประกาศโดย
tezzaron Corporation ( ดู [ 9 ] ) คีย์คุณลักษณะของ " จริง "
3 มิติของการออกแบบกลยุทธ์คือการวางเซลล์และ
DRAM อาร์เรย์การต่อพ่วงวงจรแยกตายเพื่อให้ตรรกะ highperformance
ตาย ( s ) สามารถใช้ในการใช้วงจรต่อพ่วง DRAM
ซึ่งอ้างว่าสามารถปรับปรุง
ความเร็วและลดพื้นที่ซิลิกอน อย่างไรก็ตาม เช่นก้าวร้าว
ออกแบบกลยุทธ์ความต้องการระยะห่างของซิลิคอน Vias ( tsvs )

สามารถเทียบได้กับการ wordeline / bitline pitch ( เช่น
ไม่กี่ร้อยนาโนเมตรหรือน้อยกว่า )ซึ่งผลในที่สำคัญเชื้อไวรัส
สร้างความท้าทาย โดยเฉพาะอย่างยิ่งเป็น DRAM เทคโนโลยี
ยังคงปรับลง นอกจากนี้ เราทราบว่า ทั้งหมดก่อน