ในช่วงไม่กี่ปีที่ผ่านมาเนื่องจากความก้าวหน้าและการใช้งานที่หลากหลายของแอปพลิเคชัน CNN มีการวิจัยที่เห็นได้ชัดเจนในพื้นที่ของตัวเร่งฮาร์ดแวร์สําหรับ CNNs ตัวเร่ง FPGA ที่มีอยู่จะดําเนินการด้วยเครื่องมือซอฟต์แวร์อัตโนมัติเช่น HLS ที่เสนอ เวลาในการพัฒนาสั้นและนามธรรมของฮาร์ดแวร์ ในทางกลับกันการออกแบบเหล่านี้ไม่สามารถปรับตัวได้เพียงพอที่จะอนุญาตให้นักออกแบบฮาร์ดแวร์ที่มีประสบการณ์เพิ่มประสิทธิภาพรหัส HDLสู่สถาปัตยกรรม FPGA ที่มีประสิทธิภาพมากขึ้นเกี่ยวกับการใช้ทรัพยากรปริมาณงานและการใช้พลังงาน การใช้งาน VHDL ระดับต่ําของตัวเร่งความเร็ว CNN อาจบรรลุระดับที่สูงขึ้นของ pipelining และการออกแบบที่มีประสิทธิภาพในพื้นที่ที่นําไปสู่การกระจายพลังงานที่ต่ํากว่า อีกรายงานที่โดดเด่นเกี่ยวกับสถาปัตยกรรมตัวเร่งมุ่งเน้นไปที่การใช้หน่วยความจําบนชิปเท่านั้นแทน DRAM ภายนอกซึ่งช่วยลด FPGA I/O ป้องกันโดเมนนาฬิกาหลายโดเมนและลดความต้องการพลังงาน
การแปล กรุณารอสักครู่..
