In Fig. 8-24, the pulse-forming box

In Fig. 8-24, the pulse-forming box changes the clock into a series of positive pulses, and thus this circuit will be sensitive to PTs of the clock. The basic circuit is identical to the previous positive-edge-triggered RS flip-flop, with two important additions:
1. The Q output is connected back to the input of the lower AND gate.
2. The output is connected back to the input of the upper AND gate.
This cross-coupling from outputs to inputs changes the RS flip-flop into a JK flip-flop. The previous S input is now labeled J, and the previous R input is labeled K. Here’s how it works:
1. When J and K are both low, both AND gates are disabled. Therefore, clock pulses have no effect. This first possibility is the initial entry in the truth table. As shown, when J and K are both 0s, Q retains its last value.
2. When J is low and K is high, the upper gate is disabled, so there’s no way to set the flip-flop. The only possibility is reset. When Q is high, the lower gate passes a RESET pulse as soon as the next positive clock edge arrives. This forces Q to become low (the second entry in the truth table). Therefore, J =0 and K = 1 means that the next PT of the clock resets the flip-flop (unless Q is already reset)
3. When J is high and K is low, the lower gate is disabled, so it’s impossible to reset the flip-flop. But you can set the flip-flop as follows. When Q is low, is high; therefore, the upper gate passes a SET pulse on the next positive clock edge. This drives Q into the high state (the third entry in the truth table). As you can see, J = 1 and K = 0 means that the next PT of the clock sets the flip-flop (unless Q is already high).
4. When J and K are both high (notice that this is the forbidden state with an RS flip-flop), it’s possible to set or reset the flip-flop. If Q is high, the lower gate passes a RESET pulse on the next PT. Either way, Q changes to the complement of the last state (see the truth table). Therefore, J = 1 and K = 1 mean the flip-flop will toggle (switch to the opposite state) on the next positive clock edge.
Propagation delay prevents the JK flip-flop from racing (toggling more than once during a positive clock edge). Here’s way. In Fig. 8-24, the outputs change after the PT of the

เว้นเติมรูป


Fig. 8-24 A positive-edge-triggered JK flip-flop.

ผลลัพธ์ (ไทย) 1:

ใน Fig. 8-24 กล่องที่ขึ้นรูปแบบหมุนเปลี่ยนนาฬิกาของพัลส์บวก และดังนั้น วงจรนี้จะมีความไวต่อคะแนนของนาฬิกา วงจรพื้นฐานจะเหมือนกับก่อนหน้านี้บวกขอบทริกเกอร์อาร์เอสฟลิปฟล็อป กับเพิ่มสองสำคัญ: 1. ผลผลิต Q เชื่อมต่อกลับไปยังอินพุตของเกและต่ำกว่า 2. ผลผลิตมีการเชื่อมต่อกลับไปยังอินพุตของแขนและ นี้ข้ามคลัปจากเอาท์พุตการอินพุตเปลี่ยนฟลิปฟล็อป RS เป็นเครื่องเจ อินพุต S ก่อนหน้านี้คือตอนนี้ชื่อเจ และอินพุต R ก่อนหน้าเป็นชื่อคุณ นี่คือวิธีการทำงาน: 1. เมื่อ J และ K มีทั้งต่ำ ประตูและทั้งสองถูกปิดใช้งาน ดังนั้น พัลส์นาฬิกาไม่มี โอกาสแรกนี้เป็นค่าเริ่มต้นในตารางความจริง แสดง เมื่อ J และ K เป็น 0 ทั้ง s, Q ยังคงค่าสุดท้าย 2. เมื่อ J เป็นต่ำ และ K สูง แขนที่ถูกปิดใช้งาน เพื่อให้มีการตั้งค่าเครื่อง สามารถเท่านั้นถูกตั้งค่าใหม่ เมื่อ Q สูง ประตูล่างผ่านชีพจรใหม่ทันทีที่มาถึงขอบนาฬิกาบวกต่อไป กองนี้ Q เป็นต่ำ (รายการที่สองในตารางความจริง) ดังนั้น J = 0 และ K = 1 หมายความว่า PT ถัดไปของนาฬิการีเซ็ตที่เครื่อง (ยกเว้นว่า Q แล้วรีเซ็ต) 3. เมื่อ J เป็นสูง และ K ต่ำ ประตูล่างถูกปิดใช้งาน ดังนั้นจึงไม่สามารถรีเซ็ตเครื่อง แต่คุณสามารถตั้งเครื่องจะเป็นดังนี้ เมื่อ Q อยู่ในระดับต่ำ มีสูง ดังนั้น แขนผ่านชุดหมุนบนขอบนาฬิกาบวกต่อไป นี้ไดรฟ์ Q ในสถานะสูง (รายการที่สามในตารางความจริง) คุณสามารถดู J = 1 และ K = 0 หมายความว่า PT ถัดไปของนาฬิกาชุดที่ฟลิปฟล็อป (เว้น Q อยู่สูง)4. เมื่อ J และ K มีสูง (สังเกตว่า เป็นรัฐที่ต้องห้ามกับฟลิปฟล็อป RS), สามารถตั้งค่า หรือตั้งค่าเครื่อง ถ้า Q เป็นสูง ประตูล่างผ่านชีพจรใหม่ในพ.ถัดไปด้วยวิธีใด Q เปลี่ยนเสริมสถานะล่าสุด (ดูตารางความจริง) ดังนั้น J = 1 และ K = 1 หมายถึงเครื่องจะสลับ (สลับสถานะตรงกันข้าม) บนขอบนาฬิกาบวกต่อไปความล่าช้าในการเผยแพร่ช่วยป้องกันไม่ให้เครื่องเจแข่ง (สลับมากกว่าหนึ่งครั้งระหว่างขอบนาฬิกาบวก) นี่คือวิธี ใน Fig. 8-24 แสดงผลการเปลี่ยนแปลงหลังจาก PT ของ เว้นเติมรูป Fig. 8 24 A บวกขอบทริกเกอร์ JK ฟลิปฟล็อปการ

ผลลัพธ์ (ไทย) 2:

ในรูป 8-24 กล่องชีพจรขึ้นรูปที่มีการเปลี่ยนแปลงตลอดเวลาเป็นชุดของพัลส์ในเชิงบวกและทำให้วงจรนี้จะมีความไวต่อ PTs ของนาฬิกา วงจรพื้นฐานเหมือนกับที่อาร์เอสก่อนหน้าบวกขอบเรียกพลิกล้มเหลวกับสองเพิ่มเติมที่สำคัญ:
1 เอาท์พุท Q มีการเชื่อมต่อกลับไปใส่ของที่ต่ำกว่าและประตู.
2 การส่งออกมีการเชื่อมต่อกลับไปใส่ของด้านบนและประตู.
นี้ข้ามเพศสัมพันธ์จากผลการเปลี่ยนแปลงปัจจัยการผลิตอาร์เอสพลิกล้มเหลวเป็น JK พลิกล้มเหลว การป้อนข้อมูล S ก่อนหน้านี้มีข้อความระบุว่าตอนนี้เจและใส่ R ก่อนหน้านี้จะมีป้ายเคนี่คือวิธีการทำงาน:
1 เมื่อ J และ K มีทั้งต่ำและทั้งสองประตูถูกปิดใช้งาน ดังนั้นพัลส์นาฬิกาไม่มีผล นี้เป็นไปได้ครั้งแรกเป็นรายการเริ่มต้นในตารางความจริง ตามที่ปรากฏเมื่อ J และ K เป็น 0s ทั้งสองยังคงมีค่า Q สุดท้าย.
2 เมื่อเจอยู่ในระดับต่ำและ K สูงประตูบนถูกปิดใช้งานเพื่อให้มีวิธีการตั้งค่าพลิกปัดไม่มี ความเป็นไปได้เพียงอย่างเดียวคือการตั้งค่า เมื่อ Q สูงประตูต่ำผ่านชีพจร RESET เร็วที่สุดเท่าที่ขอบนาฬิกาบวกต่อไปมาถึง Q นี้จะกลายเป็นกองกำลังต่ำ (รายการที่สองในตารางความจริง) ดังนั้น J = 0 และ K = 1 หมายความว่า PT ต่อไปของนาฬิการีเซ็ตพลิกล้มเหลว (ยกเว้นกรณีที่ถามอยู่แล้วตั้งค่า)
3 เมื่อเจอยู่ในระดับสูงและ K อยู่ในระดับต่ำที่ต่ำกว่าประตูถูกปิดใช้งานดังนั้นจึงเป็นไปไม่ได้ที่จะตั้งค่าพลิกล้มเหลว แต่คุณสามารถตั้งค่าพลิกความล้มเหลวดังต่อไปนี้ เมื่อถามอยู่ในระดับต่ำอยู่สูง จึงประตูบนชีพจรผ่านตลาดหลักทรัพย์บนขอบนาฬิกาบวกต่อไป นี้ไดรฟ์ Q เข้าสู่สถานะที่สูง (รายการที่สามในตารางความจริง) ที่คุณสามารถดู, J = 1 และ K = 0 หมายความว่า PT ต่อไปของนาฬิกาชุดพลิกล้มเหลว (ยกเว้นกรณีที่ Q เป็นที่สูงอยู่แล้ว).
4 เมื่อ J และ K มีทั้งสูง (แจ้งให้ทราบว่านี่คือรัฐที่ต้องห้ามกับอาร์เอสพลิกล้มเหลว) ก็ไปได้ที่จะตั้งหรือตั้งค่าพลิกล้มเหลว ถ้าคิวสูงประตูต่ำผ่านชีพจร RESET บน PT ต่อไป ทั้งสองวิธี Q เปลี่ยนแปลงส่วนประกอบของรัฐที่ผ่านมา (ดูตารางความจริง) ดังนั้น J = 1 และ K = 1 หมายถึงพลิกล้มเหลวจะสลับ (สลับไปยังรัฐตรงข้าม) บนขอบนาฬิกาบวกต่อไป.
ล่าช้าการขยายพันธุ์ป้องกันไม่ให้ JK พลิกความล้มเหลวจากการแข่ง (สามารถเลือกได้มากกว่าหนึ่งครั้งในช่วงขอบนาฬิกาบวก ) นี่เป็นวิธีที่ ในรูป 8-24, ผลเปลี่ยนแปลงหลังจาก PT ของเว้นเติมรูปรูป 24/08 บวกขอบเรียก JK พลิกล้มเหลว

ผลลัพธ์ (ไทย) 3:

ในรูปที่ 8-24 , ชีพจรขึ้นรูปกล่องเปลี่ยนนาฬิกาในชุดของพัลส์บวก และทำให้วงจรนี้จะไวต่อคะแนนของนาฬิกา วงจรพื้นฐานเป็นเหมือนขอบบวกก่อนหน้าเรียกอาร์เอสฟลิปฟล็อป กับสองภาพสำคัญ :
1 Q เอาท์พุตเชื่อมกลับไปใส่ของชั้นล่างและประตู .
2ออกเชื่อมต่อกลับไปใส่ของด้านบน และประตู .
ข้ามการเชื่อมต่อจากผลผลิตปัจจัยการผลิตเปลี่ยนแปลงอาร์เอสฟลิปฟล็อปเป็นเจเคฟลิปฟล็อป . ก่อนหน้านี้ S ใส่แล้วติดป้ายชื่อ เจ และใส่ R ก่อนหน้าป้ายเค นี่คือวิธีการทำงาน :
1 เมื่อ J และ K เป็นทั้งต่ำทั้งในและประตูจะปิด ดังนั้น พัลส์นาฬิกาไม่มีผลโอกาสแรกนี้เป็นรายการแรกในความจริงโต๊ะ ที่แสดงเมื่อ J และ K ทั้ง 0s Q จะมีค่าสุดท้ายของ .
2 เมื่อเจต่ำและ K สูง ประตูบนพิการ ดังนั้นไม่มีวิธีการตั้งค่าฟลิปฟล็อป . ความเป็นไปได้เพียงอย่างเดียวคือ การตั้งค่า เมื่อ Q สูง ประตูล่างผ่านการตั้งค่าชีพจรเร็วต่อไปขอบนาฬิกาบวกมาถึงนี้บังคับให้ Q เป็นต่ำ ( รายการที่สองในความจริงโต๊ะ ) ดังนั้น , J = 0 และ k = 1 หมายความว่า งานต่อไปของนาฬิกาตั้งค่าฟลิปฟล็อป ( ยกเว้น Q แล้วตั้งค่า )
3 เมื่อ J และ K สูงต่ำ ประตูล่างเป็นผู้พิการ ดังนั้นจึงเป็นไปไม่ได้ที่จะตั้งค่าฟลิปฟล็อป . แต่คุณสามารถตั้งค่าฟลิปฟล็อป ดังนี้ เมื่อ Q ต่ำ สูง ดังนั้นประตูบนผ่านการตั้งค่าชีพจรบนหน้านาฬิกาขอบบวก นี้ไดรฟ์ Q ในรัฐสูง ( รายการที่สามในความจริงโต๊ะ ) ที่คุณสามารถดู , J = 1 และ k = 0 หมายความว่า งานต่อไปของนาฬิกาชุดฟลิปฟล็อป ( ยกเว้น Q สูงแล้ว )
4 เมื่อ J และ K มีทั้งสูง ( สังเกตว่า นี้คือ ห้ามรัฐกับอาร์เอสฟลิปฟล็อป ) มันเป็นไปได้ที่จะตั้งค่าหรือเซ็ตฟลิปฟล็อป .ถ้า Q สูง ประตูล่างผ่านชีพจรใหม่ในงานต่อไป ทั้งสองวิธี , Q เปลี่ยนเป็นส่วนเติมเต็มของรัฐสุดท้าย ( เห็นความจริงโต๊ะ ) ดังนั้น , J = 1 และ k = 1 หมายความว่าฟลิปฟล็อปจะสลับ ( Switch ที่อยู่ตรงข้ามรัฐ ) บนหน้านาฬิกาขอบบวก .
การขยายพันธุ์ล่าช้าป้องกันเจเคฟลิปฟล็อปจากการแข่งรถ ( เปิด / ปิด มากกว่าหนึ่งครั้งในช่วงขอบนาฬิกาบวก ) นี่เป็นวิธีในรูปที่ 8-24 , ผลเปลี่ยนไปหลังจากที่ PT

เว้นเติมรูป


รูปที่ 8-24 บวกขอบเรียก







เจเคฟลิปฟล็อป .