The AMD Athlon processor’s high-per

The AMD Athlon processor’s high-performance cache
architecture includes an integrated, 64-bit, dual-ported
128-Kbyte split-L1 cache with separate snoop port, multi-level
translation lookaside buffers (TLBs), a scalable L2 cache
controller with a 72-bit (64-bit data + 8-bit ECC) interface to as
much as 8-Mbyte of industry-standard SDR or DDR SRAMs, and
an integrated tag for the most cost-effective 512-Kbyte L2
configurations.
The AMD Athlon processor’s integrated L1 cache comprises
two separate 64-Kbyte, two-way set-associative data and
instruction caches. The data cache has eight banks to support
concurrent access by two 64-bit loads or stores. The instruction
cache contains predecode data to assist multiple,
high-performance instruction decoders. The robust bi-level TLB
structure minimizes code and data delays when accessing
physical memory.
The AMD Athlon processor’s L2 cache controller operates at a
programmable frequency for compatibility with a variety of
industry-standard SRAMs including DDR. The integrated L2
cache tag provides a full tag for a 512-Kbyte L2 cache or a
partial tag for larger L2 caches

ผลลัพธ์ (ไทย) 1:

แคสูงประสิทธิภาพของตัวประมวลผล AMD Athlon
สถาปัตยกรรมรวมถึงการบูรณาการ 64-บิต ส่งคู่
จุ้น 128 Kbyte แบ่ง L1 แคพร้อมพอร์ต หลายระดับ
แปล lookaside บัฟเฟอร์ (TLBs), สามารถปรับ L2 แค
ควบคุม ด้วย 72 บิต (64-บิตข้อมูล 8 บิต ECC) อินเทอร์เฟซให้เป็น
มากเป็น 8 Mbyte SDR มาตรฐานอุตสาหกรรมหรือ DDR SRAMs และ
การแท็กรวม L2 512 Kbyte สุดคุ้มค่า
โครงการ
โปรเซสเซอร์ AMD Athlon ที่รวมประกอบด้วยแคช L1
แยก 64 Kbyte ข้อมูลสองชุดที่เกี่ยวข้อง และ
สอนแคช แคชข้อมูลได้ 8 ธนาคารสนับสนุน
เข้าพร้อมกันสองโหลด 64 บิตหรือร้านค้า คำแนะนำ
ประกอบด้วยแค predecode ข้อมูลให้ความช่วยเหลือหลาย,
ถอดรหัสคำสั่งมีประสิทธิภาพสูงขึ้น TLB bi-level แข็ง
โครงสร้างช่วยลดความล่าช้าของโค้ดและข้อมูลเมื่อเข้าถึง
หน่วยความจำทางกายภาพ
ควบคุมโปรเซสเซอร์ AMD Athlon L2 แคชทำงานที่เป็น
โปรแกรมความถี่ที่เข้ากันได้กับหลากหลาย
SRAMs มาตรฐานอุตสาหกรรมรวมทั้ง DDR L2 รวม
แคแท็กให้แท็กทั้งหมดสำหรับการแคช L2 512 Kbyte หรือ
แท็กบางส่วนสำหรับแคช L2 ขนาดใหญ่

ผลลัพธ์ (ไทย) 2:

แคชที่มีประสิทธิภาพสูงประมวลผล AMD Athlon ของ
สถาปัตยกรรมรวมถึงบูรณาการ 64 บิตแบบรังเพลิง
128 กิโลไบต์แคชแยก L1 ที่มีพอร์ตสอดแนมที่แยกจากกันหลายระดับ
บัฟเฟอร์ lookaside แปล (TLBs) แคชที่สามารถปรับขนาด L2
ควบคุมด้วย 72 อินเตอร์เฟซบิต (ข้อมูล 64 บิต + 8 บิต ECC) เพื่อให้เป็น
มากที่สุดเท่าที่ 8 Mbyte ของ SDR มาตรฐานอุตสาหกรรมหรือ DDR SRAMs และ
แท็กครบวงจรสำหรับการที่มีประสิทธิภาพสูงสุด 512 กิโลไบต์ L2
กำหนดค่า
หน่วยประมวลผล AMD Athlon ของ แบบบูรณาการแคช L1 ประกอบด้วย
สองแยก 64 กิโลไบต์, สองทางข้อมูลการตั้งสมาคมและ
แคชการเรียนการสอน แคชข้อมูลมีแปดธนาคารเพื่อสนับสนุน
การเข้าถึงพร้อมกันสอง 64 บิตโหลดหรือร้านค้า การเรียนการสอน
มีข้อมูลแคช predecode ให้ความช่วยเหลือหลาย
ที่มีประสิทธิภาพสูงถอดรหัสการเรียนการสอน สองระดับที่แข็งแกร่ง TLB
ลดโครงสร้างรหัสและข้อมูลความล่าช้าเมื่อเข้าถึง
หน่วยความจำกายภาพ
ควบคุมแคช L2 ประมวลผล AMD Athlon ที่ทำงานที่
ความถี่โปรแกรมเข้ากันได้กับความหลากหลายของ
SRAMs มาตรฐานอุตสาหกรรมรวมทั้ง DDR รวม L2
แคชให้แท็กแท็กเต็มรูปแบบสำหรับแคช 512 กิโลไบต์ L2 หรือ
แท็กบางส่วนสำหรับแคช L2 ขนาดใหญ่

ผลลัพธ์ (ไทย) 3:

AMD Athlon โปรเซสเซอร์สูงประสิทธิภาพของแคช
สถาปัตยกรรมรวม 64 บิต , dual ported
128 กิโลไบต์ split-l1 แคชแยกสอดแนมพอร์ตระดับ
แปล lookaside บัฟเฟอร์ ( tlbs ) , ปรับขนาดแคช L2
ควบคุมด้วย 72 บิต ( 64 บิตข้อมูล 8 บิต ECC ) อินเตอร์เฟซเป็น
มาก 8-mbyte อุตสาหกรรม srams SDR หรือ DDR และมาตรฐาน
รวมแท็กที่มีประสิทธิภาพสูงสุด 512 กิโลไบต์ L2

AMD Athlon โปรเซสเซอร์ ตั้งค่า แบบ L1 แคชประกอบด้วย
สองแยก 64 กิโลไบต์ แบบสองทิศทางและการตั้งค่าเชื่อมโยงข้อมูล
แคช . ข้อมูลแคชมี 8 ธนาคาร เพื่อสนับสนุนการเข้าถึงพร้อมกัน 2
64 บิตโหลด หรือ ร้านค้า การเรียนการสอน
แคชมีข้อมูล predecode ให้ความช่วยเหลือหลาย
ถอดรหัสการประสิทธิภาพสูง ที่แข็งแกร่งที่ระดับบี TLB
โครงสร้างลดรหัสและข้อมูลความล่าช้าเมื่อการเข้าถึงหน่วยความจำกายภาพ
.
AMD Athlon โปรเซสเซอร์ของ L2 แคชควบคุมทำงานที่ความถี่
โปรแกรมเข้ากันได้กับความหลากหลายของ srams มาตรฐาน
อุตสาหกรรมรวมทั้ง DDR . รวมแคช L2
แท็กให้แท็กเต็ม 512 กิโลไบต์แคช L2 หรือ
แท็กสำหรับแคช L2 ขนาดใหญ่บางส่วน