In this study, a high-speed, low po

In this study, a high-speed, low power, and area efficient
multiplier-less DCT architecture is proposed for DCT based

ผลลัพธ์ (ไทย) 1:

ในการศึกษานี้ พลังความเร็วสูง ต่ำ และตั้งมีประสิทธิภาพตัวคูณน้อย DCT สถาปัตยกรรมจะเสนอสำหรับใช้ DCT

ผลลัพธ์ (ไทย) 2:

ในการศึกษานี้ความเร็วสูงใช้พลังงานต่ำและพื้นที่ที่มีประสิทธิภาพ
สถาปัตยกรรม DCT คูณน้อยจะเสนอสำหรับ DCT ตาม

ผลลัพธ์ (ไทย) 3:

ในการศึกษานี้ ความเร็วต่ำ อำนาจ และ สถาปัตยกรรมข้อมูลพื้นที่คูณมีประสิทธิภาพ
น้อยเสนอข้อมูลตาม