Edulent interface is defined in ent

Edulent interface is defined in entity section of main
VHDL module. It consists of the following signals: 8-bit
bidirectional data bus, clock input, 4-bit user control,
status report, and 8-bit in and out bus. Data bus, user
control and status report signals are used to be connected
to parallel port of personal computer. Clock, in and out
bus signals are provided from development board.
Interface signals are shown in Fig. 4.
800

ผลลัพธ์ (ไทย) 1:

Edulent อินเทอร์เฟซกำหนดไว้ในส่วนเอนทิตีหลักโมดู VHDL นั้น ประกอบด้วยสัญญาณต่อไปนี้: 8 บิตแบบสองทิศทางข้อมูลรถ ป้อนข้อมูล นาฬิกาควบคุมผู้ใช้ 4 บิตรายงานสถานะ และ 8 บิต ออกรถ ข้อมูลรถประจำทาง ผู้ใช้ใช้สัญญาณรายงานควบคุมและสถานะการเชื่อมต่อกับพอร์ตขนานของคอมพิวเตอร์ส่วนบุคคล นาฬิกา ออกมีสัญญาณรถจากคณะกรรมการพัฒนาอินเทอร์เฟสสัญญาณจะแสดงใน Fig. 4800

ผลลัพธ์ (ไทย) 2:

อินเตอร์เฟซ Edulent ถูกกำหนดไว้ในส่วนของนิติบุคคลหลัก
โมดูล VHDL มันประกอบด้วยสัญญาณต่อไปนี้: 8 บิต
บัสข้อมูลแบบสองทิศทางใส่นาฬิกาควบคุมผู้ใช้ 4 บิต
รายงานสถานะและ 8 บิตในและนอกรถ บัสข้อมูลผู้ใช้
ควบคุมและการรายงานสถานะสัญญาณที่ใช้ในการเชื่อมต่อ
กับพอร์ตขนานของคอมพิวเตอร์ส่วนบุคคล นาฬิกาในและนอก
สัญญาณรถบัสที่มีให้จากคณะกรรมการพัฒนา.
สัญญาณการเชื่อมต่อจะถูกแสดงในรูป 4.
800

ผลลัพธ์ (ไทย) 3:

edulent อินเตอร์เฟซที่กำหนดไว้ในหน่วยงานส่วนของโมดูลภาษาหลัก

ประกอบด้วยสัญญาณต่อไปนี้ : 8
ลำดับชั้นข้อมูลรถเมล์ , นาฬิกาใส่ 4-bit การควบคุมผู้ใช้รายงาน
) และ 8 บิตในและนอกรถ รถบัสข้อมูล ผู้ใช้ควบคุมและรายงานสถานะสัญญาณ

เพื่อใช้เชื่อมต่อพอร์ตขนานของคอมพิวเตอร์ ส่วนบุคคล นาฬิกาในและนอกรถให้จากบอร์ดสัญญาณ

พัฒนา .สัญญาณอินเตอร์เฟซที่แสดงในรูปที่ 4 .
800