8.3 Interrupt LatencyInterrupt late

8.3 Interrupt Latency
Interrupt latency is defined as the time from the interrupt event (the interrupt flag bit gets set) to
the time that the instruction at address 0004h starts execution (when that interrupt is enabled).
For synchronous interrupts (typically internal), the latency is 3TCY.
For asynchronous interrupts (typically external), such as the INT or Port RB Change Interrupt,
the interrupt latency will be 3 - 3.75TCY (instruction cycles). The exact latency depends upon
when the interrupt event occurs (Figure 8-2) in relation to the instruction cycle.
The latency is the same for both one and two cycle instructions.
8.4 INT and External Interrupts
The external interrupt on the INT pin is edge triggered: either rising if the INTEDG bit
(OPTION) is set, or falling, if the INTEDG bit is clear. When a valid edge appears on the INT
pin, the INTF flag bit (INTCON) is set. This interrupt can be enabled/disabled by setting/clearing
the INTE enable bit (INTCON). The INTF bit must be cleared in software in the interrupt
service routine before re-enabling this interrupt. The INT interrupt can wake-up the processor
from SLEEP, if the INTE bit was set prior to going into SLEEP. The status of the GIE bit decides
whether or not the processor branches to the interrupt vector following wake-up. See the
“Watchdog Timer and Sleep Mode” section for details on SLEEP and for timing of wake-up
from SLEEP through INT interrupt

ผลลัพธ์ (ไทย) 1:

8.3 Interrupt LatencyInterrupt latency is defined as the time from the interrupt event (the interrupt flag bit gets set) tothe time that the instruction at address 0004h starts execution (when that interrupt is enabled).For synchronous interrupts (typically internal), the latency is 3TCY.For asynchronous interrupts (typically external), such as the INT or Port RB Change Interrupt,the interrupt latency will be 3 - 3.75TCY (instruction cycles). The exact latency depends uponwhen the interrupt event occurs (Figure 8-2) in relation to the instruction cycle.The latency is the same for both one and two cycle instructions.8.4 INT and External InterruptsThe external interrupt on the INT pin is edge triggered: either rising if the INTEDG bit(OPTION<6>) is set, or falling, if the INTEDG bit is clear. When a valid edge appears on the INTpin, the INTF flag bit (INTCON<1>) is set. This interrupt can be enabled/disabled by setting/clearingthe INTE enable bit (INTCON<4>). The INTF bit must be cleared in software in the interruptservice routine before re-enabling this interrupt. The INT interrupt can wake-up the processorfrom SLEEP, if the INTE bit was set prior to going into SLEEP. The status of the GIE bit decideswhether or not the processor branches to the interrupt vector following wake-up. See the“Watchdog Timer and Sleep Mode” section for details on SLEEP and for timing of wake-upfrom SLEEP through INT interrupt

ผลลัพธ์ (ไทย) 2:

8.3
ขัดจังหวะแฝงแฝงขัดจังหวะถูกกำหนดให้เป็นเวลาจากเหตุการณ์ขัดจังหวะ(บิตธงขัดจังหวะได้รับการตั้งค่า)
ที่จะถึงเวลานั้นการเรียนการสอนตามที่อยู่0004h เริ่มดำเนินการ (เมื่อขัดจังหวะถูกเปิดใช้งาน).
สำหรับการขัดจังหวะซิงโคร (ภายในโดยทั่วไป) ที่ แฝงเป็น 3TCY.
สำหรับการขัดจังหวะไม่ตรงกัน (ปกติภายนอก) เช่น INT หรือพอร์ต RB เปลี่ยนขัดจังหวะ,
แฝงขัดจังหวะจะเป็น 3 - 3.75TCY (รอบการเรียนการสอน) ความล่าช้าที่แน่นอนขึ้นอยู่กับเมื่อเหตุการณ์เกิดขึ้นขัดจังหวะ (รูปที่ 8-2) ในความสัมพันธ์กับวงจรการเรียนการสอน. แฝงจะเหมือนกันทั้งที่หนึ่งและสองคำแนะนำวงจร. 8.4 INT และภายนอก Interrupts ขัดจังหวะภายนอกบนขา INT ขอบ เรียกทั้งที่เพิ่มขึ้นถ้าบิต INTEDG (OPTION <6>) ตั้งหรือลดลงถ้าบิต INTEDG เป็นที่ชัดเจน เมื่อขอบที่ถูกต้องจะปรากฏขึ้นบน INT ขาธง INTF บิต (INTCON <1>) ตั้ง ขัดจังหวะนี้สามารถเปิดใช้งาน / ปิดการใช้งานโดยการตั้งค่า / ล้างINTE ช่วยให้บิต (INTCON <4>) บิต INTF จะต้องเรียกเก็บได้ในซอฟแวร์ในการขัดจังหวะประจำบริการอีกครั้งก่อนที่จะเปิดใช้งานการขัดจังหวะนี้ ขัดจังหวะ INT สามารถตื่นขึ้นหน่วยประมวลผลจากการนอนหลับถ้าบิตINTE ถูกตั้งก่อนที่จะเข้านอน สถานะของบิต GIE ตัดสินใจหรือไม่ว่าสาขาโปรเซสเซอร์เวกเตอร์ขัดจังหวะต่อไปปลุก ดู"Watchdog Timer และโหมด Sleep" สำหรับรายละเอียดเกี่ยวกับการนอนหลับและระยะเวลาของการปลุกจากการนอนหลับผ่านขัดจังหวะINT

ผลลัพธ์ (ไทย) 3:

8.3 ขัดจังหวะแอบแฝง
ขัดจังหวะแฝง หมายถึง เวลา จาก ขัดจังหวะเหตุการณ์ ( ขัดจังหวะบิตธงได้รับชุด )

เวลาที่สอน ที่อยู่ 0004h เริ่มปฏิบัติการ ( เมื่อมันขัดจังหวะเปิด ) .
สำหรับซิงโครขัดจังหวะ ( ภายในโดยทั่วไป ) , ( เป็น 3tcy .
สำหรับการขัดจังหวะ ( ปกติภายนอกแบบอะซิงโครนัส ) เช่น int หรือพอร์ตวปเปลี่ยน
ขัดจังหวะขัดจังหวะจริงจะเป็น 3 - 3.75tcy ( รอบการสอน ) ศักยภาพที่แน่นอนขึ้นอยู่กับ
เมื่อขัดจังหวะเหตุการณ์เกิดขึ้น ( รูปที่ 8-2 ) ในความสัมพันธ์กับวงจรการสอน .
( จะเหมือนกันสำหรับทั้งหนึ่งและสองรอบคำแนะนำ . . . .

( INT และภายนอกรักษาภายนอกรบกวนบน int กิ๊บขอบเรียก : ให้เพิ่มขึ้น ถ้า intedg บิต
( ตัวเลือก < 6 ) ตั้งหรือตกถ้า intedg ค่อนข้างชัดเจน เมื่อขอบที่ปรากฏบน int
พิน , intf ธงบิต ( intcon < 1 > ) ตั้ง นี้รบกวน สามารถใช้เปิด / ปิด โดยการตั้งค่าการเปิด /
inte บิต ( intcon < 4 > ) การ intf นิดหน่อยต้องล้างในซอฟต์แวร์ในขัดจังหวะ
รูทีนบริการก่อนจะเปิดใช้งานมันมาขัดจังหวะ ค่า INT ขัดจังหวะสามารถปลุกหน่วยประมวลผล
จากปถ้า inte บิตเป็นชุดก่อนที่จะเข้าสู่โหมดสลี สถานะของจีจี้น้อยตัดสินใจ
หรือไม่ ซึ่งสาขาที่ขัดจังหวะเวกเตอร์ดังต่อไปนี้ปลุก เห็น
" จ้องจับผิดจับเวลาและโหมด " หลับ ส่วนรายละเอียดในการนอนหลับและเวลาปลุก
จากหลับ INT ขัดจังหวะ