Modern SDRAM generations employ n-b

Modern SDRAM generations employ n-bit prefetch architecture (where n is 2 in DDR, 4 in DDR2, and 8 in DDR3 and prefetch width is n _ chip width) and a burst access to realize high speed and wide bandwidth. In the earliest SDRAM generation (SDR SDRAM), column data are sequentially transferred from the DRAM core through the I/O buffer to the external data bus. Since this limits the data transfer rate of SDR SDRAM, DDR SDRAM variants adopt the prefetch architecture that fetches larger column data than SDR SDRAM. The data are then pipelined through the I/O buffer to the external data bus and are transferred at both rising and falling edges of the external bus clock. In this manner, data transfer rate has been doubled by each DDR generation without increasing the DRAM core frequency. In DDR3 SDRAM, 8-byte and 4-byte data are the minimum data sizes that can be read/written from/to x8 and x4 chips, respectively. 64-byte cache line data can be transferred to/from eight x8 or sixteen x4 DDR3 SDRAM chips with one burst read/write command

ผลลัพธ์ (ไทย) 1:

รุ่น SDRAM ทันสมัย​​จ้างสถาปัตยกรรม prefetch n บิต (โดยที่ n คือ 2 ใน DDR, DDR2 ที่ 4 ในและที่ 8 ใน DDR3 และความกว้าง prefetch เป็น n กว้างชิป _) และการเข้าถึงการระเบิดที่จะตระหนักถึงความเร็วสูงและแบนด์วิดธ์กว้าง ในรุ่น SDRAM แรก (SDR SDRAM) ข้อมูลคอลัมน์จะถูกโอนตามลำดับจากแกน DRAM ผ่านบัฟเฟอร์ I / O กับบัสข้อมูลภายนอกตั้งแต่ข้อ จำกัด นี้อัตราการถ่ายโอนข้อมูลจาก SDR SDRAM, DDR SDRAM สายพันธุ์ที่นำมาใช้สถาปัตยกรรม prefetch ที่เรียกข้อมูลคอลัมน์ขนาดใหญ่กว่า SDR SDRAM ข้อมูลที่ pipelined แล้วผ่านบัฟเฟอร์ I / O ไปยังบัสข้อมูลภายนอกและจะถูกโอนไปที่ขอบทั้งสองด้านที่เพิ่มขึ้นและลดลงของนาฬิการถบัสภายนอก ในลักษณะนี้อัตราการถ่ายโอนข้อมูลได้รับเป็นสองเท่าโดยแต่ละรุ่น DDR โดยไม่ต้องเพิ่มความถี่หลัก DRAM ใน DDR3 SDRAM ข้อมูล 8 ไบต​​์และ 4 ไบต์เป็นข้อมูลขนาดขั้นต่ำที่สามารถอ่าน / เขียนจาก / ไปยัง x8 และชิป x4 ตามลำดับ 64 ไบต์ข้อมูลเส้นแคชที่สามารถถ่ายโอนไปยัง / จากแปดสิบหกหรือ x8 x4 ชิป DDR3 SDRAM กับหนึ่งออกมาอ่าน / เขียนคำสั่ง

ผลลัพธ์ (ไทย) 2:

สมัย SDRAM รุ่นใช้สถาปัตยกรรมการดึงข้อมูลล่วงหน้า n บิต (ที่ n 2 ใน DDR, DDR2 ใน 4 และ 8 ใน DDR3 และดึงข้อมูลล่วงหน้ากว้างมีกว้างชิ n _) และการระเบิดถึงรู้เร็วและแบนด์วิดธ์ที่กว้าง ในที่สุด SDRAM รุ่น (SDR SDRAM), คอลัมน์ข้อมูลจะเรียงลำดับโอนจากหลัก DRAM ผ่านบัฟเฟอร์ I/O กับบัสข้อมูลภายนอก ตั้งแต่นี้จำกัดอัตราการถ่ายโอนข้อมูลของ SDR SDRAM, DDR SDRAM ตัวแปรนำสถาปัตยกรรมดึงข้อมูลล่วงหน้าที่เรียกข้อมูลคอลัมน์ใหญ่กว่า SDR SDRAM ข้อมูลแล้วได้ pipelined ผ่านบัฟเฟอร์ I/O กับบัสข้อมูลภายนอก และมีการโอนย้ายที่ขอบนาฬิกาภายนอกรถเพิ่มขึ้น และลดลง ในลักษณะนี้ ได้รับสองเท่าอัตราการถ่ายโอนข้อมูล โดยแต่ละรุ่น DDR โดยเพิ่มความถี่หลักของ DRAM ใน DDR3 SDRAM ข้อมูล 8 ไบต์ และ 4 ไบต์มีขนาดข้อมูลต่ำสุดที่สามารถอ่าน/เขียนจาก/ไปยังชิป x 8 และ x 4 ตามลำดับ ข้อมูลรายการแค 64 ไบต์สามารถโอนย้าย ไป/8 x แปดหรือสิบหก 4 x DDR3 SDRAM ชิปกับหนึ่งระเบิดอ่าน/เขียนคำสั่ง

ผลลัพธ์ (ไทย) 3:

SDRAM รุ่นที่ทันสมัยใช้ N - bit Prefetch :สถาปัตยกรรม(โดยที่ n คือ 2 ใน DDR , 4 ใน DDR 2 ,และ 8 ในหน่วยความจำ DDR 3 และ Prefetch :ความกว้างคือ n ___ชิปความกว้าง)และการเข้าใช้งานในการตระหนักถึงความเร็วสูงและกว้างและแบนด์วิดธ์ เร็วที่สุดในรุ่น SDRAM ( SDR SDRAM )ที่มีคอลัมน์ข้อมูลตามลำดับจะพาท่านไปส่งจาก Core DRAM ที่ผ่านบัฟเฟอร์สำหรับ I / O เข้ากับบัสข้อมูล ภายนอกนับจากนี้การจำกัดอัตราการถ่ายโอนข้อมูลของ, SDR , SDRAM DDR SDRAM อักษรนำสถาปัตยกรรม Prefetch :ที่ราคาไม่ต่ำกว่าคอลัมน์ข้อมูลขนาดใหญ่กว่า, SDR , SDRAM ข้อมูลที่มี Hyper Pipelined ผ่านบัฟเฟอร์ I / O กับบัสข้อมูล ภายนอก แล้วและจะถูกถ่ายโอนไปทั้งที่เพิ่มขึ้นและลดลงขอบของสัญญาณนาฬิกา Bus ภายนอก ในลักษณะนี้อัตราการถ่ายโอนข้อมูลได้รับการเพิ่มขึ้นเป็นสองเท่าโดยแต่ละรุ่น DDR โดยไม่จำเป็นต้องเพิ่มความถี่ของแกนหลักที่ DRAM DDR 3 SDRAM 8 - byte และ 4 - byte ข้อมูลมีขนาดข้อมูลขั้นต่ำที่สามารถอ่าน/เขียนเพื่อไป/กลับจากชิป x 8 และ x 4 ตามลำดับ 64 - ข้อมูลบรรทัดแคชไบต์สามารถโอนไปยัง/จาก 8 x 8 หรือสิบหก x 4 DDR 3 SDRAM พร้อมชิปหนึ่งก็โพล่งออกมาอ่าน/เขียนคำสั่ง