A SET, RST, or INIT input is not sh

A SET, RST, or INIT
input is not shown for the flip-flops in Figure 9.1, because this state
machine model may be designed with a SET input, a RST input, or INIT input—that is, the
required input is provided in the design specification.
The synchronous process generates the D flip-flops for the state machine design and the
following signals:
1. The present-state (PS) value after SET, RESET, or INITIALIZATION (a SET, RST, or INIT
input is not shown in Figure 9.1).
2. The present-state (PS) value after the next rising edge (or falling edge) of the clock—that is,
the value of the next state, or PS ,5 NS.
The combinational process generates the following signals:
1. The next-state (NS) value—that is, the decoded next state functions—based on the presentstate
(PS) value and the external inputs (EIs) via the cloud of combinational logic.
2. The flip-flop output values for Qs or Ys.
3. The Moore and Mealy output values (covered later).
The two-process PS/NS method requires less hardware understanding, but a more detailed
understanding of VHDL. The two-process PS/NS method is considered the preferred VHDL
coding style for complex state machine designs. By following this coding style, someone can
easily understand the code that you write, and you can understand someone else’s code.
Figure 9.2 shows a complex state machine named binary up/down counter (2 bits) with
an external input UP that is used to change the state sequence. “State name” is shortened to
“Name” in Figure 9.2. The state names are a, b, c, and d.

ผลลัพธ์ (ไทย) 1:

ชุด RST หรือเริ่มต้น ป้อนข้อมูลไม่แสดงในคอฟฟี่ช็อปในรูป 9.1 เนื่องจากรัฐนี้เครื่องรุ่นอาจออกแบบเข้าชุด ป้อนข้อมูล RST หรือป้อนข้อมูลเริ่มต้น — นั่นคือ การต้องป้อนข้อมูลในข้อมูลจำเพาะเกี่ยวกับการออกแบบรองเท้าแตะสำหรับ D สำหรับการออกแบบเครื่องจักรรัฐสร้างกระบวนการซิงโครนัสและสัญญาณต่อไปนี้:1.ค่าสถานะปัจจุบัน (PS) หลังจากชุด ใหม่ หรือเริ่มต้น (การตั้งค่า RST หรือเริ่มต้นป้อนข้อมูลไว้ในรูปที่ 9.1)2.ค่าสถานะปัจจุบัน (PS) หลังจากที่ขอบถัดไปเพิ่มขึ้น (หรือตกขอบ) ของนาฬิกา — นั่นคือค่าของสถานะถัดไป หรือ PS, 5 NSกระบวนการในวงจรสร้างสัญญาณต่อไปนี้:1.สถานะถัดไป (NS) ค่า — นั่นคือ การถอดรหัสต่อรัฐฟังก์ชัน — ตาม presentstate(PS) ค่าและอินพุตภายนอก (EIs) ผ่านเมฆของวงจรตรรกะ2.เครื่องแสดงผลค่า Qs หรือ Ys3.มัวร์และ Mealy ผลค่า (ครอบคลุมในภายหลัง)วิธี PS/NS 2 กระบวนการต้องทำความเข้าใจเกี่ยวกับฮาร์ดแวร์น้อย แต่ที่ละเอียดมากขึ้นความเข้าใจของ VHDL วิธี PS/NS 2 กระบวนการถือว่า VHDL ต้องกำหนดสไตล์การออกแบบเครื่องซับซ้อนรัฐ โดยลักษณะนี้รหัส ผู้สามารถง่าย ๆ เข้าใจโค้ดที่คุณเขียน และคุณสามารถเข้าใจคนอื่นของรหัสรูป 9.2 แสดงเครื่องซับซ้อนรัฐชื่อไบนารีขึ้น/ลงเคาน์เตอร์ (2 bits) ด้วยอินพุตภายนอกค่าที่จะใช้เมื่อต้องการเปลี่ยนลำดับสถานะ "รัฐชื่อ" จะสั้นเพื่อ"ชื่อ" ในรูปที่ 9.2 มีชื่อของรัฐ a, b, c และ d

ผลลัพธ์ (ไทย) 2:

ตลาดหลักทรัพย์, RST หรือ INIT
การป้อนข้อมูลจะไม่แสดงสำหรับ flip-flop ในรูปที่ 9.1 เพราะรัฐนี้
รูปแบบเครื่องอาจจะถูกออกแบบให้มีการป้อนข้อมูลตลาดหลักทรัพย์อินพุต RST หรือ INIT ป้อนที่อยู่,
การป้อนข้อมูลที่จำเป็นต้องมีไว้ใน . ข้อกำหนดการออกแบบ
ขั้นตอนการซิงโครสร้าง flip-flop ดีสำหรับการออกแบบเครื่องของรัฐและ
การส่งสัญญาณต่อไปนี้:
1 ปัจจุบันรัฐ (PS) ค่าหลังจากที่ตลาดหลักทรัพย์ RESET หรือการเริ่มต้น (ตลาดหลักทรัพย์ RST หรือ INIT
การป้อนข้อมูลที่ไม่ได้แสดงในรูปที่ 9.1).
2 ปัจจุบันรัฐ (PS) ค่าหลังจากที่ขอบขาขึ้นต่อไป (หรือล้มขอบ) ของนาฬิกาที่เป็นที่
. ค่าของรัฐต่อไปหรือ PS, 5 NS
กระบวนการผสมสร้างสัญญาณต่อไปนี้:
1 รัฐต่อไป (NS) มูลค่าที่เป็นฟังก์ชั่นที่ใช้รัฐต่อไปถอดรหัสบน presentstate
(PS) มูลค่าและปัจจัยการผลิตจากภายนอก (EIS) ผ่านระบบคลาวด์ของตรรกะผสม.
2 ค่าที่ส่งออกปัดพลิกสำหรับ Qs หรือ Ys.
3 มัวร์และแป้งค่าเอาท์พุท (ครอบคลุมภายหลัง).
สองกระบวนการวิธี PS / NS ต้องใช้ความเข้าใจฮาร์ดแวร์น้อยลง แต่รายละเอียดเพิ่มเติม
ความเข้าใจใน VHDL สองขั้นตอนวิธี PS / NS ถือว่าเป็น VHDL ที่ต้องการ
รูปแบบการเขียนโปรแกรมสำหรับการออกแบบเครื่องของรัฐที่ซับซ้อน โดยต่อไปนี้รูปแบบการเข้ารหัสนี้คนที่สามารถ
เข้าใจได้ง่ายรหัสที่คุณเขียนและคุณสามารถเข้าใจรหัสของคนอื่น.
รูปที่ 9.2 แสดงให้เห็นว่าเครื่องของรัฐที่ซับซ้อนชื่อไบนารีขึ้น / ลงเคาน์เตอร์ (2 บิต) กับ
UP รับสัญญาณจากภายนอกที่จะใช้ในการ เปลี่ยนลำดับของรัฐ "ชื่อของรัฐ" จะลงไป
"ชื่อ" ในรูปที่ 9.2 ชื่อรัฐมี, B, C และ D

ผลลัพธ์ (ไทย) 3:

a ชุดแรกหรือ init
เข้าไม่แสดงสำหรับ flops พลิกในรูปก่อน เพราะรัฐ
เครื่องรุ่นอาจจะออกแบบให้มีชุดใส่ , แรกเข้า หรือเริ่มเข้านั่นคือ ต้องใส่ให้

ในข้อกำหนดการออกแบบ กระบวนการ synchronous สร้าง D พลิก รองเท้าสภาพเครื่องและการออกแบบสัญญาณ :

ต่อไปนี้ 1 . สภาพปัจจุบัน ( PS ) มูลค่าหลังชุดใหม่หรือเริ่มต้น ( ชุด แรก หรือ init
ขาเข้าไม่แสดงในรูปที่ 9.1 )
2 สภาพปัจจุบัน ( PS ) ค่าหน้าหลังขอบที่เพิ่มขึ้น ( หรือลดลงขอบของนาฬิกาคือ
คุณค่าของรัฐ ต่อไป หรือ ป.ล. 5 NS .
กระบวนการชนิดสร้างสัญญาณต่อไปนี้ :
1 รัฐต่อไป ( NS ) ค่านั่นคือ ถอดรหัสสถานะถัดไปฟังก์ชันตาม presentstate
( PS ) และคุณค่าจากภายนอก ( EIS ) ผ่านเมฆของวงจรเชิงผสม .
2 ผลผลิตฟลิปฟล็อปค่า QS หรือ YS .
3 มัวร์และค่าแป้งออก ( ครอบคลุมในภายหลัง )
2 กระบวนการ PS / 2 ต้องมีความเข้าใจวิธีการฮาร์ดแวร์น้อยลง แต่รายละเอียด
เพิ่มเติมความเข้าใจของภาษา . สองกระบวนการ PS / 2 ถือว่าเป็นวิธีที่ต้องการ VHDL
นะครับสภาพเครื่องสไตล์การออกแบบที่ซับซ้อนตามนี้นะครับ สไตล์ ใครสามารถ
ได้อย่างง่ายดายเข้าใจโค้ดที่คุณเขียน และคุณสามารถเข้าใจรหัสของคนอื่น
รูปที่ 9.2 แสดงสถานะเครื่องที่ชื่อไบนารีขึ้น / ลงเคาน์เตอร์ ( 2 bits )
ภายนอกใส่ขึ้นที่ใช้ในการเปลี่ยนสถานะตามลําดับ " รัฐ " จะสั้นลง

" ชื่อ " ในรูปที่ 9.2 . ชื่อรัฐเป็น A , B , C และ D