High-level dataflow design of signa

High-level dataflow design of signal processing systems
for reconfigurable and multicore heterogeneous platforms

Abstract The potential computational power of today
multicore processors has drastically improved compared to
the single processor architecture. Since the trend of
increasing the processor frequency is almost over, the
competition for increased performance has moved on the
number of cores. Consequently, the fundamental feature of
system designs and their associated design flows and tools
need to change, so that, to support the scalable parallelism
and the design portability. The same feature can be
exploited to design reconfigurable hardware, such as
FPGAs, which leads to rethink the mapping of sequential
algorithms to HDL. The sequential programming paradigm,
widely used for programming single processor systems,
does not naturally provide explicit or implicit forms
of scalable parallelism. Conversely, dataflow programming
is an approach that naturally provides parallelism and the
potential to unify SW and HDL designs on heterogeneous
platforms. This study describes a dataflow-based design
methodology aiming at a unified co-design and co-synthesis
of heterogeneous systems. Experimental results on
the implementation of a JPEG codec and a MPEG 4 SP
decoder on heterogeneous platforms demonstrate the flexibility
and capabilities of this design approach.

Keywords Dataflow  FPGA  HW/SW co-design 
Co-synthesis  Multicore computing  Openforge 
ORCC  RVC-CAL

ผลลัพธ์ (ไทย) 1:

Dataflow พื้นฐานการออกแบบระบบประมวลผลสัญญาณ
สำหรับ multicore และ reconfigurable แพลตฟอร์มที่แตกต่างกัน

บทคัดย่อพลังงานคำนวณศักยภาพวันนี้
ตัวประมวลผล multicore ได้อย่างรวดเร็วขึ้นเมื่อเทียบกับ
สถาปัตยกรรมตัวประมวลผลเดียวกัน เนื่องจากแนวโน้มของ
เพิ่มความถี่ในการประมวลผลอยู่เกือบกว่า
มีย้ายการแข่งขันเพื่อเพิ่มประสิทธิภาพในการ
จำนวนแกน ดัง คุณลักษณะพื้นฐานของ
ออกแบบระบบ และขั้นตอนการออกแบบที่เกี่ยวข้อง และเครื่องมือ
ต้องเปลี่ยน ดังนั้น เพื่อสนับสนุน parallelism ปรับสเกล
และพกพาออกแบบ คุณลักษณะเดียวกันสามารถ
สามารถออกแบบฮาร์ดแวร์ reconfigurable เช่น
FPGAs ซึ่งนำไปสู่ rethink แมปตามลำดับ
อัลกอริทึมการ HDL ได้ กระบวนทัศน์การเขียนลำดับ,
ใช้สำหรับเขียนโปรแกรมระบบตัวประมวลผลเดียว,
ธรรมชาติมีรูปแบบชัดเจน หรือนัย
ของ parallelism ปรับสเกล ในทางกลับกัน dataflow เขียน
เป็นวิธีการที่ธรรมชาติให้ parallelism และ
ออกอาจรวม SW และ HDL ในบริการ
แพลตฟอร์ม การศึกษานี้อธิบายแบบใช้ dataflow
วิธีการมุ่งที่ร่วมออกแบบและสังเคราะห์ร่วม
ของระบบแตกต่างกัน ผลการทดลองใน
ใช้ตัวแปลงสัญญาณ JPEG และ MPEG 4 SP
ถอดรหัสบนแพลตฟอร์มที่แตกต่างกันแสดงให้เห็นถึงความยืดหยุ่น
และความสามารถของวิธีการออกแบบนี้

ออกร่วมสำคัญ Dataflow FPGA HW/SW
ร่วมสังเคราะห์ Multicore คอมพิวเตอร์ Openforge
ORCC RVC CAL

ผลลัพธ์ (ไทย) 2:

ระดับสูงการออกแบบ dataflow ของระบบการประมวลผลสัญญาณ
สำหรับแพลตฟอร์มที่แตกต่าง Reconfigurable และแบบมัลติคอร์บทคัดย่อกำลังการคำนวณที่มีศักยภาพในปัจจุบันตัวประมวลผลแบบมัลติคอร์ได้ดีขึ้นอย่างเห็นได้ชัดเมื่อเทียบกับสถาปัตยกรรมหน่วยประมวลผลเดียว เนื่องจากแนวโน้มของการเพิ่มความถี่การประมวลผลเกือบจะจบการแข่งขันเพื่อให้ได้ประสิทธิภาพที่เพิ่มขึ้นได้ย้ายไปอยู่กับจำนวนของแกน ดังนั้นคุณลักษณะพื้นฐานของการออกแบบระบบและกระแสการออกแบบที่เกี่ยวข้องและเครื่องมือที่จำเป็นต้องเปลี่ยนเพื่อให้การสนับสนุนความเท่าเทียมที่ปรับขนาดได้และพกพาออกแบบ คุณลักษณะเดียวกันสามารถใช้ในการออกแบบฮาร์ดแวร์ Reconfigurable เช่นFPGAs ซึ่งนำไปสู่การคิดใหม่ทำแผนที่ของลำดับขั้นตอนวิธีการ HDL กระบวนทัศน์การเขียนโปรแกรมตามลำดับใช้กันอย่างแพร่หลายสำหรับการเขียนโปรแกรมระบบประมวลผลเดียวไม่ได้ตามธรรมชาติให้รูปแบบที่ชัดเจนหรือโดยปริยายขนานที่ปรับขนาดได้ ตรงกันข้ามการเขียนโปรแกรม dataflow เป็นวิธีการที่เป็นธรรมชาติมีความเท่าเทียมและมีศักยภาพที่จะรวมกัน SW และ HDL การออกแบบที่แตกต่างแพลตฟอร์ม การศึกษาครั้งนี้อธิบายถึงการออกแบบ dataflow ตามวิธีการเล็งไปที่ร่วมออกแบบและร่วมสร้างเอกภาพของระบบต่างกัน ผลการทดลองเกี่ยวกับการดำเนินการของตัวแปลงสัญญาณ JPEG และ MPEG 4 SP ถอดรหัสบนแพลตฟอร์มที่ต่างกันแสดงให้เห็นถึงความยืดหยุ่นและความสามารถของวิธีการออกแบบนี้คำ Dataflow? FPGA? HW / SW ร่วมออกแบบ? ร่วมสังเคราะห์? มัลติคอร์คอมพิวเตอร์? Openforge? ORCC? RVC-CAL

ผลลัพธ์ (ไทย) 3:

สูงระดับข้อมูลการออกแบบระบบประมวลผลสัญญาณและข้อมูลแพลตฟอร์มสำหรับ multicore Reconfigurable

สรุปศักยภาพเชิงพลังงานของโปรเซสเซอร์ multicore วันนี้

มีการปรับปรุงอย่างมากเมื่อเทียบกับสถาปัตยกรรมโปรเซสเซอร์เดี่ยว เนื่องจากแนวโน้มของการเพิ่มความถี่โปรเซสเซอร์

แล้ว การแข่งขันเพื่อเพิ่มประสิทธิภาพได้ย้ายบน
จำนวนของแกน ดังนั้นคุณสมบัติพื้นฐานของการออกแบบระบบการออกแบบ
และที่เกี่ยวข้องของพวกเขาไหลและเครื่องมือ
ต้องเปลี่ยน ดังนั้น เพื่อสนับสนุนอุปกรณ์พกพาขนาน
และการออกแบบ คุณสมบัติเดียวกันสามารถใช้ในการออกแบบ Reconfigurable

การออกแบบฮาร์ดแวร์ เช่น ซึ่งทําให้ทบทวนแผนที่ของขั้นตอนวิธีลำดับ
กับ HDL . กระบวนทัศน์การเขียนโปรแกรมขั้น
ใช้สำหรับระบบประมวลผลเดี่ยวการเขียนโปรแกรม
ไม่ได้ตามธรรมชาติให้ชัดเจนหรือโดยปริยาย รูปแบบของความยืดหยุ่น
. ในทางกลับกัน ข้อมูลการเขียนโปรแกรม
เป็นวิธีที่เป็นธรรมชาติและมีความศักยภาพรวมกัน
SW และการออกแบบ HDL บนแพลตฟอร์มเดียวกัน

การศึกษานี้กล่าวถึงวิธีการออกแบบ
ข้อมูลเล็งรวมการออกแบบและสังเคราะห์ Co Co
ตามของระบบที่แตกต่างกัน ผลการทดลองในการใช้ตัวแปลงสัญญาณ
ของ JPEG และ MPEG 4 SP
ถอดรหัสบนแพลตฟอร์มข้อมูลแสดงให้เห็นความยืดหยุ่น
และความสามารถของวิธีการออกแบบนี้

สําคัญข้อมูล  FPGA  HW / SW Co การออกแบบ 
Co การสังเคราะห์  คอมพิวเตอร์ multicore  openforge 
orcc  rvc-cal