The term “CMOS MEMS” most often des

The term “CMOS MEMS” most often describes processes
that create microstructures directly out of the metal/
dielectric interconnect stack in foundry CMOS. The metallization
and dielectric layers, normally used for electrical
interconnect, now serve a dual function as structural layers.
For example, the suspended n-well of Figure 3(d) is considered
CMOS MEMS, since its beam suspension is made
from the CMOS interconnect stack.
There is significant motivation for making MEMS out
of CMOS. Leveraging foundry CMOS for MEMS is fast,
reliable, repeatable, and economical. Electronics can be
placed directly next to microstructures, enabling arrayed
systems on chip. In CMOS MEMS, multiple conductors
can be placed inside of the microstructures, which enables
placement of multiple electrically isolated capacitive sensors
and electrostatic actuators. The gate polysilicon can be
embedded in the microstructures as heater resistors,
piezoresistors, or thermocouples.
The first reported CMOS-MEMS processes produce
microstructural sidewalls by stacking the draidsource contact
cut and metal via cuts in the CMOS and removing the
metallization layers above the cuts [13]. The substrate is
exposed in the cut regions. A wet or dry isotropic silicon
etch undercuts and releases the microstructures. Gaps
between microstructures are limited to several microns
because of artifacts in the etch pits from etching metal
above the CMOS contacts. Such microstructures are commonly
used to make thermally isolated and vertically actuated
structures integrated with electronics.
A modification of the original CMOS-MEMS process is
shown in Figure 10 [14]. The first post-CMOS micromachining
step is a CHF3:02 RIE (b). The top-most metal
layer acts as a highly selective mask which defines the
microstructures. The RIE etches any dielectric (i.e., overglass,
intermetal oxidehitride, and field oxide) that is not
covered with metal. Silicon DRIE then sets the spacing
from the microstructures to the substrate (c). The final step
is an isotropic silicon etch for structural release. The etch is
usually timed to undercut structures around 20 pm wide.
Larger structures must have etch holes for proper release.
This process flow does not violate CMOS design rules and
is readily implemented after advanced sub-0.5 pm CMOS,
which has tungsten via plugs and chem-mechanically planarized
(CMP) interconnect. Sub-micron gaps can be made
between structures, enabling capacitive sensors and electrostatic
actuators with high sensitivity.

ผลลัพธ์ (ไทย) 2:

คำว่า "CMOS MEMS"
ส่วนใหญ่มักจะอธิบายกระบวนการที่สร้างความจุลภาคโดยตรงจากโลหะ/
สแต็คอิเล็กทริกในการเชื่อมต่อแบบ CMOS โรงหล่อ metallization และชั้นอิเล็กทริกที่ใช้ตามปกติสำหรับไฟฟ้าเชื่อมต่อระหว่างกันในขณะนี้ให้บริการฟังก์ชั่นคู่เป็นชั้นโครงสร้าง. ยกตัวอย่างเช่นการระงับ n ดีของรูปที่ 3 (ง) ถือMEMS CMOS เนื่องจากการระงับลำแสงของมันถูกสร้างขึ้นมาจากการเชื่อมต่อแบบCMOS สแต็ค. มีแรงจูงใจที่สำคัญสำหรับการทำเมมส์ออกมาเป็นของ CMOS ใช้ประโยชน์จากการหล่อแบบ CMOS สำหรับเมมส์เป็นไปอย่างรวดเร็วน่าเชื่อถือทำซ้ำและประหยัด อิเล็กทรอนิคส์ที่สามารถวางติดกับจุลภาคทำให้การรบระบบบนชิป ใน CMOS MEMS ตัวนำหลายสามารถวางภายในของจุลภาคซึ่งจะช่วยให้ตำแหน่งของหลายเซ็นเซอร์capacitive ที่แยกระบบไฟฟ้าและตัวกระตุ้นไฟฟ้าสถิต โพลีซิลิคอนประตูที่สามารถฝังตัวอยู่ในจุลภาคเป็นตัวต้านทานเครื่องทำน้ำอุ่น, piezoresistors หรือเทอร์โม. ครั้งแรกที่รายงานกระบวนการ CMOS-MEMS ผลิตชิดจุลภาคโดยซ้อนติดต่อdraidsource ตัดโลหะผ่านทางบาดแผลใน CMOS และลบชั้นmetallization ข้างต้นตัด [ 13] สารตั้งต้นที่มีการเปิดเผยในภูมิภาคตัด ซิลิคอน isotropic เปียกหรือแห้งจำหลักบั่นทอนและเผยแพร่จุลภาค ช่องว่างระหว่างจุลภาคจะถูก จำกัด ให้หลายไมครอนเพราะของสิ่งประดิษฐ์ในหลุมจำหลักจากโลหะแกะสลักดังกล่าวข้างต้นที่ติดต่อCMOS จุลภาคดังกล่าวมักจะถูกใช้เพื่อให้ความร้อนแยกและกระตุ้นในแนวตั้งโครงสร้างแบบบูรณาการกับอุปกรณ์อิเล็กทรอนิกส์. การเปลี่ยนแปลงของกระบวนการเดิม CMOS MEMS-จะแสดงในรูปที่10 [14] โพสต์ CMOS ไมโครแรกขั้นตอนที่เป็นCHF3: 02 ริเอะ (ข) โลหะบนสุดทำหน้าที่เป็นชั้นหน้ากากเลือกสรรซึ่งกำหนดจุลภาค ริเอะอิเล็กทริก etches ใด ๆ (เช่น overglass, INTERMETAL oxidehitride และออกไซด์เขต) ที่ไม่ได้รับการคุ้มครองด้วยโลหะ ซิลิคอน DRIE แล้วกำหนดระยะห่างจากจุลภาคเพื่อพื้นผิว(ค) ขั้นตอนสุดท้ายคือซิลิกอนจำหลัก isotropic สำหรับการเปิดตัวโครงสร้าง จำหลักเป็นเวลามักจะทำลายโครงสร้างประมาณ 20 เมตรกว้าง. โครงสร้างขนาดใหญ่ต้องมีหลุมจำหลักสำหรับการเปิดตัวที่เหมาะสม. การไหลของกระบวนการนี้ไม่ได้ละเมิดกฎการออกแบบ CMOS และมีการใช้งานได้อย่างง่ายดายหลังจากขั้นสูงย่อย12:05 CMOS, ซึ่งได้ทังสเตนผ่านปลั๊กและ เคมี-กล planarized (CMP) เชื่อมต่อระหว่างกัน ช่องว่างย่อยไมครอนสามารถทำระหว่างโครงสร้างที่ช่วยให้เซ็นเซอร์ capacitive และไฟฟ้าสถิตตัวกระตุ้นที่มีความไวสูง

ผลลัพธ์ (ไทย) 3:

คำว่า " CMOS MEMS " มักอธิบายกระบวนการ
ที่สร้างโครงสร้างจุลภาคโดยตรงจากโลหะ /
( กองการแบบหล่อ และชั้นฉนวนที่งาน

( ปกติใช้ไฟฟ้า ตอนนี้ใช้ฟังก์ชั่นที่สองเป็นชั้นของโครงสร้าง
ตัวอย่างเช่น ระงับะของรูปที่ 3 ( d ) ถือว่า
CMOS MEMS , นับตั้งแต่บีมา
ระงับจาก CMOS ( กอง .
มีแรงจูงใจสำคัญที่ทำให้ MEMS ออก
ของ CMOS บริษัทโรงหล่อ CMOS MEMS สำหรับรวดเร็ว
ที่เชื่อถือได้ ทำซ้ำ และประหยัด อุปกรณ์อิเล็กทรอนิกส์ที่สามารถวางโดยตรงต่อไป

และให้สวมระบบบนชิป ใน CMOS MEMS หลายตัวนำ
สามารถอยู่ภายในโครงสร้าง ซึ่งช่วยให้
ตำแหน่งของเซ็นเซอร์ capacitive หลายไฟฟ้าแยก
ตัวกระตุ้นและไฟฟ้าสถิต . ประตู Polysilicon สามารถฝังตัวอยู่ในโครงสร้างจุลภาคเป็นอุ่น

piezoresistors ตัวต้านทาน หรือ เทอร์โมคัปเปิล .

รายงานแรก cmos-mems กระบวนการผลิตโครงสร้างจุลภาคด้านข้างโดยซ้อน draidsource ติดต่อ
ตัดโลหะผ่านตัดใน CMOS และลบ
ชั้นงานข้างต้นตัด [ 13 ] พื้นผิวเป็น
เปิดเผยในการตัด ภูมิภาค เปียกหรือแห้งแบบซิลิโคน
etch undercuts และออกโครงสร้าง . ช่องว่างระหว่างโครงสร้างจุลภาคจำกัดอยู่

เพราะหลายไมครอนของสิ่งประดิษฐ์ในหลุมจากโลหะกัดกรดกัด
ข้างบน CMOS ที่ติดต่อ เช่นโครงสร้างมัก
ใช้เพื่อให้แยกและทำการ
ซึ่งในแนวตั้งโครงสร้างแบบอิเล็กทรอนิกส์ การปรับเปลี่ยนกระบวนการ cmos-mems เดิม
แสดงในรูปที่ 10 [ 14 ] โพสต์แรก micromachining CMOS
ขั้นตอนมี chf3:02 ริเอะ ( B ) ด้านบนมากที่สุดโลหะ
ชั้นทำหน้าที่เป็นขอเลือกหน้ากากที่กำหนด
โครงสร้างจุลภาค . ข้าวไรเคทูดสามารถถูกกัดฉนวนใด ๆ ( เช่น overglass
intermetal , oxidehitride และสนามแบบที่ไม่ใช่
ปกคลุมด้วยโลหะซิลิคอน 3 แล้วตั้งค่าระยะห่าง
จากโครงสร้างเพื่อผิว ( C )
ขั้นตอนสุดท้ายคือการกัดซิลิคอนแบบปล่อยโครงสร้าง กัดเป็น
มักจะตั้งเวลาให้ตัดราคาโครงสร้างรอบ 20 PM กว้าง .
โครงสร้างขนาดใหญ่ต้องจำหลักรูสำหรับปล่อยที่เหมาะสม .
นี้การไหลของกระบวนการที่ไม่ละเมิดกฎและวงจรการออกแบบ
พร้อมดำเนินการหลังจาก CMOS น.
sub-0.5 ขั้นสูงซึ่งมีทังสเตนผ่านปลั๊ก และเคมี การ planarized
( CMP ) 3 . ซับไมครอนช่องว่างสามารถทำได้
ระหว่างโครงสร้างช่วยให้เซ็นเซอร์ capacitive และไฟฟ้าสถิต
ตัวกระตุ้นที่มีความไวสูง