Synthesis can be achieved from the

Synthesis can be achieved from the majority of VHDL but some constructs are restricted. The techniques used in the TransGATE system to synthesise VHDL are explained here. The ideas will be useful for those who wish to understand the process of designing hardware from VHDL models. The main consideration for users of synthesis is to develop the design using a synchronous design methodology since there will be reduced test coverage for asynchronous circuits. With this restriction, synthesis can be used in the design of combinational logic, registered logic or finite state machines. Most VHDL language references describe the language constructs and how these behave during simulation. The paper gives some useful tips on how to use the language to best advantage during the hardware design process and describes the implementation of commonly used VHDL constructs

ผลลัพธ์ (ไทย) 1:

สังเคราะห์สามารถทำได้จากส่วนใหญ่ของ VHDL แต่โครงสร้างบางอย่างถูกจำกัด เทคนิคที่ใช้ในระบบ TransGATE synthesise VHDL ที่อธิบายที่นี่ ความคิดจะเป็นประโยชน์สำหรับผู้ที่ต้องการเข้าใจกระบวนการออกแบบฮาร์ดแวร์จากรูปแบบ VHDL ปัจจัยสำคัญสำหรับผู้ใช้ของการสังเคราะห์คือการ พัฒนาการออกแบบโดยใช้วิธีออกแบบซิงโครนัสเนื่องจากจะมีความครอบคลุมลดลงทดสอบสำหรับวงจรแบบอะซิงโครนัส ด้วยข้อจำกัดนี้ สามารถใช้สังเคราะห์ในการออกแบบวงจรตรรกะ ลงทะเบียนตรรกะ หรือเครื่องสถานะจำกัด การอ้างอิงภาษา VHDL ส่วนใหญ่อธิบายโครงสร้างภาษาและวิธีเหล่านี้ทำงานในระหว่างการจำลอง กระดาษให้บางเคล็ดลับเกี่ยวกับวิธีการใช้ภาษาเพื่อประโยชน์ที่ดีที่สุดในระหว่างกระบวนการออกแบบฮาร์ดแวร์ และอธิบายงานของ VHDL โครงสร้างที่ใช้กันทั่วไป

ผลลัพธ์ (ไทย) 2:

การสังเคราะห์สารที่สามารถทำได้จากเสียงส่วนใหญ่ของ VHDL แต่โครงสร้างบางส่วนจะถูก จำกัด เทคนิคที่ใช้ในระบบ TransGATE การสังเคราะห์ VHDL มีการอธิบายที่นี่ ความคิดที่จะเป็นประโยชน์สำหรับผู้ที่ต้องการที่จะเข้าใจกระบวนการของการออกแบบฮาร์ดแวร์จากรุ่น VHDL พิจารณาหลักสำหรับผู้ใช้ของการสังเคราะห์คือการพัฒนาการออกแบบโดยใช้วิธีการออกแบบพร้อมกันเนื่องจากมีจะได้รับการคุ้มครองการทดสอบลดลงสำหรับวงจรไม่ตรงกัน ด้วยข้อ จำกัด นี้สังเคราะห์สามารถนำมาใช้ในการออกแบบวงจรตรรกะเชิงตรรกะจดทะเบียนหรือเครื่องสถานะ จำกัด ส่วนใหญ่ VHDL อ้างอิงภาษาอธิบายโครงสร้างภาษาและวิธีการเหล่านี้มีพฤติกรรมระหว่างการจำลอง กระดาษให้คำแนะนำที่มีประโยชน์บางอย่างในการใช้ภาษาเพื่อประโยชน์ที่ดีที่สุดในระหว่างขั้นตอนการออกแบบฮาร์ดแวร์และอธิบายการดำเนินการที่ใช้กันทั่วไปโครงสร้าง VHDL

ผลลัพธ์ (ไทย) 3:

สังเคราะห์ได้จากส่วนใหญ่ของ VHDL แต่บางส่วนสร้างเป็นเขตหวงห้าม เทคนิคที่ใช้ในระบบ transgate เพื่อสังเคราะห์ภาษา VHDL มีการอธิบายที่นี่ ความคิดจะเป็นประโยชน์สำหรับผู้ที่ต้องการที่จะเข้าใจกระบวนการของการออกแบบฮาร์ดแวร์จากแบบจำลอง VHDL .การพิจารณาหลักสำหรับผู้ใช้ของการสังเคราะห์เพื่อสร้างการออกแบบโดยใช้วิธีการแบบซิงโครนัส เพราะจะมีการทดสอบครอบคลุมวงจรอะซิงโครนัส . กับข้อ จำกัด นี้ สังเคราะห์ สามารถใช้ในการออกแบบวงจรเชิงผสมตรรกะหรือลงทะเบียนเครื่องรัฐจำกัดอ้างอิงภาษา VHDL ส่วนใหญ่อธิบายการสร้างภาษาและวิธีการเหล่านี้ทำงานในระบบ กระดาษที่ให้เคล็ดลับที่มีประโยชน์บางอย่างเกี่ยวกับวิธีการที่จะใช้ภาษาเพื่อประโยชน์ที่ดีที่สุดในอุปกรณ์ กระบวนการออกแบบและอธิบายการใช้ภาษาโครงสร้างทั่วไป