[1] H. Qin, et al., "SRAM leakage s

[1] H. Qin, et al., "SRAM leakage suppression by minimizing standby supply voltage," IEEE ISQED, pp. 5560, 2004.
[2] C. J. Xue, et al., "Emerging non-volatile memories: opportunities and challenges," IEEE/ACM CODES+ISSS, pp. 325-334, 2011
[3] Y. Kim, et al., "CAUSE: critical application usage-aware memory system using non-volatile memory for mobile devices," in Proceedings of the IEEE/ACM ICCAD, pp. 690-696, 2015.
[4] C. W. Smullen, et al., "Relaxing non-volatility for fast and energy-efficient STT-RAM caches," IEEE HPCA, pp. 50-61, 2011.
[5] S. Kang, et al., "Performance trade-offs in using NVRAM write buffer for flash memory-based storage devices," IEEE Computers, vol. 58, pp. 744-758, 2009.
[6] P. Zhou, et al., "Energy reduction for STT-RAM using early write termination," IEEE/ACM ICCAD, pp. 264-268, 2009.
[7] Z. Sun, et al., "Multi retention level STT-RAM cache designs with a dynamic refresh scheme," IEEE/ACM Microarchitecture, pp. 329-338, 2011.
[8] J. Li, et al., "STT-RAM based energy-efficiency hybrid cache for CMPs," IEEE VLSI-SoC, pp. 31-36, 2011.
[9] A. Nigam, et al., "Delivering on the promise of universal memory for spin-transfer torque RAM (STT-RAM)," IEEE/ACM ISLPED, pp. 121-126, 2011.
[10] M. Imani, et al., "Resistive Configurable Associative Memory for Approximate Computing," IEEE DATE, 2016.
[11] M. Imani, et al., "MASC: Ultra-Low Energy MultipleAccess Single-Charge TCAM for Approximate Computing," IEEE DATE, 2016.
[12] J. Wang, et al., "A coherent hybrid SRAM and STTRAM L1 cache architecture for shared memory multicores," IEEE ASPDAC, pp. 610-615, 2014.
[13] A. Jog, et al., "Cache revive: architecting volatile STTRAM caches for enhanced performance in CMPs," IEEE DAC, pp. 243-252, 2012.
[14] S. Mittal, et al., "AYUSH: A Technique for Extending Lifetime of SRAM-NVM Hybrid Caches," IEEE Computer Architecture Letters, 2014.
[15] A. Jadidi, et al., "High-endurance and performanceefficient design of hybrid cache architectures through adaptive line replacement," IEEE/ACM ISLPED, pp. 79-84, 2011.
[16] X. Wu, et al., "Power and performance of read-write aware hybrid caches with non-volatile memories," IEEE DATE, pp. 737-742, 2009.
[17] M. Imani, et al., "Hierarchical design of robust and low data dependent FinFET based SRAM array," IEEE/ACM NANOARCH, pp. 63-68, 2015.
[18] A. Teman, et al., "A 40-nm sub-threshold 5T SRAM bit cell with improved read and write stability," IEEE Circuits and Systems II: Express Briefs, vol. 59, pp. 873-877, 2012.
[19] C. T. Chuang, et al., "Back-gate controlled asymmetrical memory cell and memory using the cell," Google Patents, 2007.
[20] M. Jafari, et al., "Analysis of power gating in different hierarchical levels of 2MB cache, considering variation," International Journal of Electronics, pp. 1-15, 2015.
[21] Y. Chen, et al., "Processor caches built using multilevel spin-transfer torque ram cells," IEEE ISLPED, pp. 7378, 2011.
[22] D. Brooks, et al., "Dynamically exploiting narrow width operands to improve processor power and performance," IEEE HPCA, pp. 13-22, 1999.
[23] G. Duan, et al., "Exploiting narrow-width values for improving non-volatile cache lifetime," IEEE DATE, p. 52, 2014.
[24] P. S. Magnusson, et al., "Simics: A full system simulation platform," IEEE Computer, vol. 35, pp. 50-58, 2002.
[25] M. M. Martin, et al., "Multifacet's general executiondriven multiprocessor simulator (GEMS) toolset," ACM SIGARCH Computer Architecture News, vol. 33, pp. 92-99, 2005.
[26] X. Dong, et al., "Nvsim: A circuit-level performance, energy, and area model for emerging nonvolatile memory," IEEE ICCAD, vol. 31, pp. 994-1007, 2012.
[27] R. Bishnoi, et al., "Architectural aspects in design and analysis of SOT-based memories," IEEE ASPDAC, pp. 700707, 2014.
[28] E. H. Cannon, et al., "The impact of aging effects and manufacturing variation on SRAM soft-error rate," IEEE Transactions on Device and Materials Reliability, vol. 1, pp. 145-152, 2008.
[29] T. Grasser, et al., "The paradigm shift in understanding the bias temperature instability: from reaction–diffusion to switching oxide traps," IEEE Electron Devices, vol. 58, pp. 3652-3666, 2011.

ผลลัพธ์ (ไทย) 1:

[1] H. ฉิน et al. "พาร์รั่วปราบปราม โดยการลดแรงดันแหล่งจ่ายสแตนด์บาย IEEE ISQED ภภ. 5560, 2004 [2] C. J. Xue, et al., "ไม่ลบความทรงจำที่เกิดใหม่: โอกาสและความท้าทาย, " IEEE/ACM รหัส + ISSS ภภ. 325-334, 2011 [3] คิมวาย et al., "สาเหตุ: โปรแกรมประยุกต์สำคัญตระหนักถึงการใช้งานหน่วยความจำระบบที่ใช้หน่วยความจำไม่ลบสำหรับอุปกรณ์มือถือ, " ในเล่ม ICCAD IEEE/ACM ภภ. 690-696, 2015 [4] C. วัตต์ Smullen, et al. "ผ่อนคลายไม่ใช่ความผันผวนสำหรับอย่างรวดเร็ว และ ประหยัดพลังงาน STT-หน่วยความจำแคช IEEE HPCA, pp. 50-61, 2011 [5] อง S., et al. "ประสิทธิภาพทางเลือกในการใช้ NVRAM เขียนบัฟเฟอร์สำหรับใช้หน่วยความจำแฟลช IEEE คอมพิวเตอร์ ฉบับ 58 ภภ. 744-758, 2009 [6] โจว P., et al. "ลดการใช้พลังงานสำหรับ STT RAM ใช้ต้นเขียนเลิก ICCAD IEEE/ACM, pp. 264-268, 2009 [7] Z. อาทิตย์ et al. "หลายเก็บระดับ STT RAM แคชออกแบบ ด้วยแผนฟื้นฟูไดนามิก สถาปัตยกรรมไมโคร IEEE/ACM ภภ. 329-338, 2011 Li [8] เจ. et al. "STT RAM จากแคไฮบริดประหยัดพลังงานสำหรับ CMPs," IEEE VLSI-SoC, pp. 31-36, 2011 [9] A. Nigam, et al. "การนำเสนอของสากลหน่วยความจำสำหรับแรงบิดหมุนโอน RAM (STT-RAM)," ISLPED IEEE/ACM ภภ. 121-126, 2011 [10] M. Imani, et al. "ทานกำหนดเชื่อมโยง" หน่วยความจำสำหรับการประมวลผลประมาณ IEEE วัน 2016 [11] Imani M., et al., " MASC: พลังงานต่ำเป็นพิเศษ MultipleAccess เดียวค่า TCAM สำหรับการคำนวณโดยประมาณ, " วัน IEEE, 2016 [12] เจวัง et al. "สอดคล้องผสมพาร์และ STTRAM L1 แคสถาปัตยกรรมสำหรับหน่วยความจำ multicores," IEEE ASPDAC ภภ. 610-615, 2014 [13] ก. Jog, et al., "แคฟื้น: architecting STTRAM เก็บสำหรับ CMPs เพิ่มประสิทธิภาพการระเหย" IEEE DAC ภภ. 243-252, 2012 [14] Mittal, S. et al., " AYUSH: เทคนิคสำหรับการยืดอายุการใช้งานของแคชไฮบริดพาร์ NVM, " อักษรสถาปัตยกรรม IEEE คอมพิวเตอร์ 2014 [15] A. Jadidi, et al. "ความอดทนสูงและ performanceefficient ออกแบบไฮบริสถาปัตยกรรมแคผ่านบรรทัดปรับเปลี่ยน ISLPED IEEE/ACM, pp. 79-84, 2011 [16] X. วู et al. "พลังงานและประสิทธิภาพของแคชไฮบริทราบอ่านเขียนกับไม่ลบความทรงจำ IEEE วัน ภภ. 737-742, 2009 [17] Imani M., et al., "ออกแบบลำดับชั้นของข้อมูลที่แข็งแกร่ง และต่ำ FinFET ขึ้นตามเรย์พาร์, " NANOARCH IEEE/ACM, pp. 63-68, 2015 [18] A. Teman, et al. "พาร์ 5T เกณฑ์ย่อย 40 nm เป็นบิตเซลล์ที่ มีการอ่านดีขึ้นและเสถียรเขียน วงจร IEEE และระบบ II: Express บรีฟ ฉบับ 59 ภภ. 873-877, 2012 ช่วง [19] C. T., et al. "ประตูหลังควบคุมเซลล์ไม่สมดุลหน่วยความจำและหน่วยความจำที่ใช้เซลล์ Google สิทธิบัตร 2007 [20] M. Jafari, et al. สมุดอิเล็กทรอนิกส์นานาชาติ "การวิเคราะห์พลังงาน gating ระดับลำดับชั้นของแคช 2MB พิจารณาเปลี่ยนแปลง pp. 1-15, 2015 [21] วายเฉิน et al. "แคตัวประมวลผลที่สร้างขึ้นโดยใช้เซลล์โอนหลายระดับหมุนบิด ram," IEEE ISLPED ภภ. 7378, 2011 [22] D. บรู๊คส์ et al. "แคบตัวถูกดำเนินการปรับปรุงกำลังประมวลผลและประสิทธิภาพ ใช้ประโยชน์จากแบบไดนามิก" IEEE HPCA ภภ. 13-22, 1999 [23] G. เลอดวน et al. "Exploiting แคบ-กว้างค่าสำหรับการปรับปรุงอายุการใช้งานไม่ลบแคช IEEE วัน p. 52, 2014 [24] Magnusson P. S., et al., " Simics: เวทีจำลองระบบเต็มรูปแบบ, " IEEE คอมพิวเตอร์ ฉบับ 35, pp. 50-58, 2002 [25] M. M. มาร์ติน et al. "ของ Multifacet executiondriven ทั่วไปจำลองมัลติโปรเซสเซอร์ (อัญมณี) ชุดเครื่องมือ ACM SIGARCH คอมพิวเตอร์สถาปัตยกรรมข่าว ฉบับ 33, pp. 92-99, 2005 [26] X. ดง et al., " Nvsim: วงจรระดับประสิทธิภาพ พลังงาน และรูปแบบพื้นที่สำหรับเกิดหน่วยความจำ, " ICCAD IEEE ฉบับ 31 ภภ. 994-1007, 2012 [27] R. Bishnoi, et al. "สถาปัตยกรรมด้านการออกแบบและการวิเคราะห์ของแม่สอดตามความทรงจำ IEEE ASPDAC ภภ. 700707, 2014 [28] ปืนใหญ่ E. H., et al. "ผลกระทบของอายุผล และผลิตผันแปรอัตราผิดพลาดอ่อนพาร์ IEEE ธุรกรรมบนอุปกรณ์และวัสดุความน่าเชื่อถือ ฉบับที่ 1 ภภ. 145-152, 2008 [29] T. Grasser, et al., "การปรับเปลี่ยนกระบวนทัศน์ในการเข้าใจความไม่มีเสถียรภาพอุณหภูมิ bias: จากปฏิกิริยา – แพร่สลับกับดักออกไซด์, " อุปกรณ์ IEEE อิเล็กตรอน กรกฏา ภภ. 3652-3666, 2011

ผลลัพธ์ (ไทย) 2:

[1] เอชฉิน, et al., "การปราบปราม SRAM รั่วไหลโดยการลดแรงดันสแตนด์บาย" อีอีอี ISQED, PP. 5560 2004
[2] CJ Xue, et al, "เกิดใหม่ความทรงจำที่ไม่ระเหย: โอกาสและความท้าทาย". / รหัส ACM + ISSS, PP 325-334 2011 IEEE.
[3] วายคิม, et al, "สาเหตุ:. การใช้งานแอพลิเคชันที่สำคัญ ระบบ -aware หน่วยความจำที่ใช้หน่วยความจำแบบไม่ลบเลือนสำหรับอุปกรณ์มือถือ "ในการดำเนินการของ IEEE / ACM ICCAD, PP. 690-696 2015
[4] CW Smullen, et al., "ผ่อนคลายไม่ใช่ระเหยได้อย่างรวดเร็วและประหยัดพลังงานแคช STT-RAM" อีอีอี HPCA, PP. 50-61, 2011
[5] เอสกัง, et al., "ประสิทธิภาพการแลกเปลี่ยนในการใช้เขียน buffer NVRAM สำหรับหน่วยความจำแฟลชที่ใช้อุปกรณ์จัดเก็บข้อมูล" อีอีอีคอมพิวเตอร์ฉบับ 58, PP. 744-758 2009
[6] พีโจว, et al., "ลดการใช้พลังงานสำหรับ STT-RAM ใช้การยกเลิกการเขียนต้น" อีอีอี / ACM ICCAD, PP. 264-268 2009
[7] ซีซัน, et al., "การออกแบบแคชระดับการเก็บรักษาหลาย STT-RAM ที่มีรูปแบบการฟื้นฟูแบบไดนามิก" IEEE / ACM Microarchitecture, PP. 329-338 2011
[8] เจ Li, et al., "STT-RAM ตามพลังงานอย่างมีประสิทธิภาพแคชไฮบริดสำหรับ CMPS" อีอีอี VLSI-SoC, PP. 31-36, 2011
[9] A. Nigam, et al., "ส่งในสัญญาของหน่วยความจำ RAM สากลสำหรับการปั่นการถ่ายโอนแรงบิด (STT-RAM) ที่" อีอีอี / ACM ISLPED, PP. 121-126 2011
[10] เอ็ม Imani, et al., "Memory Resistive กำหนดค่าเชื่อมโยงเพื่อการคำนวณโดยประมาณ" อีอีอีวันที่ 2016
[11] เอ็ม Imani, et al, "masc: ultra-low พลังงาน MultipleAccess เดี่ยวชาร์จ TCAM เพื่อการคำนวณโดยประมาณ". IEEE วันที่ 2016
[12] เจวัง et al., "เป็น SRAM ไฮบริดที่สอดคล้องกันและสถาปัตยกรรมแคช L1 STTRAM สำหรับ multicores หน่วยความจำร่วม" อีอีอี ASPDAC, PP. 610-615 2014
[13] ก. Jog, et al, "แคชฟื้น: architecting แคช STTRAM ระเหยสำหรับการเพิ่มประสิทธิภาพการทำงานใน CMPS". IEEE DAC, PP 243-252 2012
[14] เอส Mittal, et al, "Ayush: เทคนิคเพื่อยืดอายุการใช้งานของ SRAM-NVM แคชไฮบริด". อีอีอีพีซีสถาปัตยกรรมจดหมาย 2014
[15] A. Jadidi, et al., "ความอดทนสูงและการออกแบบสถาปัตยกรรม performanceefficient แคชไฮบริดผ่านการเปลี่ยนสายการปรับตัว" อีอีอี / ACM ISLPED, PP. 79-84, 2011
[16] เอ็กซ์วู et al., "พลังและประสิทธิภาพของการอ่านเขียนแคชไฮบริดตระหนักกับความทรงจำที่ไม่ระเหย" IEEE วัน, PP. 737-742 2009
[17] เอ็ม Imani, et al., "การออกแบบตามลำดับชั้นของข้อมูล FinFET ขึ้นตามอาร์เรย์ SRAM แข็งแกร่งและต่ำ" IEEE / ACM NANOARCH, PP. 63-68, 2015
[18] เอเทมาน, et al, "40 นาโนเมตรย่อยเกณฑ์ 5T เซลล์ SRAM บิตที่มีการปรับปรุงการอ่านและเขียนความมั่นคง" IEEE วงจรและระบบที่สอง:. ด่วนสรุปฉบับ 59, PP. 873-877 2012
[19] CT จวง, et al., "กลับประตูควบคุมเซลล์หน่วยความจำที่ไม่สมดุลและหน่วยความจำโดยใช้เซลล์" Google ค้นสิทธิบัตร 2007
[20] เอ็ม Jafari "รูปแบบการวิเคราะห์ gating พลังงานในระดับที่แตกต่างกันตามลำดับชั้นของแคช 2MB พิจารณา" et al., วารสารนานาชาติอิเล็กทรอนิกส์, PP. 1-15, 2015
[21] วายเฉิน, et al., "แคชประมวลผลสร้างขึ้นโดยใช้หลายสปินการถ่ายโอนเซลล์แรงบิด RAM" อีอีอี ISLPED, PP. 7378, 2011
[22] D. บรูคส์, et al., "การใช้ประโยชน์จากตัวถูกดำเนินการแบบไดนามิกกว้างแคบเพื่อปรับปรุงพลังงานของโปรเซสเซอร์และประสิทธิภาพการทำงาน" อีอีอี HPCA, PP. 13-22, ปี 1999
[23] G. ด้วน et al., "การใช้ประโยชน์จากค่าแคบกว้างสำหรับการปรับปรุงอายุการใช้งานไม่ระเหยแคช" อีอีอี DATE พี 52, 2014
[24] PS แมกนัส, et al, "Simics: แพลตฟอร์มการจำลองระบบเต็มรูปแบบ". อีอีอีพีซีฉบับ 35, PP. 50-58, 2002
[25] เอ็มเอ็มมาร์ติน, et al., "executiondriven ทั่วไปมัลติจำลองของ multifacet (GEMS) ชุดเครื่องมือ" ACM SIGARCH สถาปัตยกรรมคอมพิวเตอร์ข่าวฉบับ 33, PP. 92-99, 2005
[26] เอ็กซ์ดง, et al, "Nvsim: ประสิทธิภาพการทำงานวงจรระดับพลังงานและพื้นที่แบบจำลองสำหรับหน่วยความจำถาวรที่เกิดขึ้นใหม่". IEEE ICCAD ฉบับ 31, PP. 994-1007 2012
[27] อาร์ Bishnoi, et al., "ด้านสถาปัตยกรรมในการออกแบบและการวิเคราะห์ของความทรงจำ SOT-based" อีอีอี ASPDAC, PP. 700707 2014
[28] EH แคนนอน, et al., "ผลกระทบของผลกระทบริ้วรอยและการผลิตรูปแบบใน SRAM อัตรานุ่มข้อผิดพลาด" รายการ IEEE บนอุปกรณ์และวัสดุน่าเชื่อถือฉบับ 1, PP. 145-152 2008
[29] T. Grasser, et al, "การปรับเปลี่ยนกระบวนทัศน์ในการทำความเข้าใจความไม่แน่นอนอุณหภูมิอคติ: จากปฏิกิริยาการแพร่สลับกับดักออกไซด์". IEEE Electron Devices, ฉบับ 58, PP. 3652-3666 2011

ผลลัพธ์ (ไทย) 3:

[ 1 ] . ฉิน , et al . , " SRAM ปราบปรามโดยการลดแรงดันรั่วจัดหาสแตนด์บาย " อีอีอี isqed . 5560 , 2004[ 2 ] C . J . Xue , et al . , " ความทรงจำไม่ระเหยใหม่ : โอกาสและความท้าทาย " IEEE / ACM รหัส + isss . 325-334 2011 ,[ 3 ] วายคิม et al . , " การใช้โปรแกรมทราบสาเหตุ : หน่วยความจำของระบบใช้หน่วยความจำไม่ระเหยสำหรับอุปกรณ์มือถือ " ในการพิจารณาคดีของ IEEE / ACM iccad . 690-696 , 2015 .[ 4 ] C . W . สมัลเลิ่น , et al . , " ผ่อนคลายไม่ผันผวนได้อย่างรวดเร็วและประหยัดพลังงาน stt-ram แคช " โดย hpca . 50-61 , 2011[ 5 ] S . คัง , et al . , " ประสิทธิภาพในการ trade-offs nvram เขียนบัฟเฟอร์หน่วยความจำแฟลชที่ใช้อุปกรณ์จัดเก็บข้อมูล " IEEE คอมพิวเตอร์ ฉบับที่ 58 , pp . 744-758 2009[ 6 ] หน้าโจว , et al . , " การลดการใช้พลังงานสำหรับ stt-ram ก่อนเขียน " IEEE / ACM iccad . 264-268 , 2009[ 7 ] Z . Sun , et al . , " หลายระดับ stt-ram การแคชแบบไดนามิกฟื้นฟูโครงการ " IEEE / ACM สถาบันสมิธโซเนียน . 329-338 , 2011[ 8 ] เจ. Li et al . , " stt-ram ประสิทธิภาพพลังงานไฮบริดสำหรับแคช CMPS ตามด้วย " อีอีส . 31-36 , 2011[ 9 ] . of et al . , " การส่งมอบในสัญญาของการถ่ายโอนหน่วยความจำสากลเพื่อหมุนบิดราม ( stt-ram ) , " IEEE / ACM islped . 121-126 , 2011[ 10 ] ม. การ et al . , " ต้านทานกำหนดหน่วยความจำคอมพิวเตอร์ประมาณ " โดยวันที่ , 2016 .[ 11 ] ม. การ et al . , " masc : Ultra Low multipleaccess พลังงานค่าเดียวทีแคมสำหรับการคำนวณโดยประมาณ " โดยวันที่ , 2016 .[ 12 ] J . Wang et al . , " ความ sttram L1 แคชและไฮบริด SRAM สถาปัตยกรรม เพื่อใช้ multicores ความทรงจำ " โดย aspdac . 610-615 , ปี[ 13 ] ก. jog et al . , แคช " ฟื้น : architecting แคชเพิ่มประสิทธิภาพใน sttram ระเหย CMPS " อีอีอีแด๊ก . 243-252 , 2012[ 14 ] S . Mittal et al . , " ayush : เทคนิคสำหรับการขยายอายุการใช้งานของแคช sram-nvm ไฮบริด " โดยสถาปัตยกรรมคอมพิวเตอร์ตัวอักษร , 2014[ 15 ] . jadidi et al . , " ความอดทนสูงและ performanceefficient การออกแบบสถาปัตยกรรมแคชไฮบริดผ่านแทนสายแบบ IEEE / ACM " islped . 79-84 , 2011[ 16 ] X . Wu et al . , " พลังและประสิทธิภาพในการอ่านเขียนทราบไฮบริดแคชไม่ระเหยกับความทรงจำ " โดยวันที่ , pp . 737-742 2009[ 17 ] ม. การ et al . , " การออกแบบลำดับชั้นของข้อมูลขึ้นอยู่กับประสิทธิภาพและต่ำ finfet ใช้ SRAM เรย์ " IEEE / ACM nanoarch . 63-68 , 2015 .[ 18 ] ก. Teman , et al . , " 40 nm ย่อย ( 5T SRAM เซลล์บิตด้วยการปรับปรุงการอ่านและเขียนของ " วงจรและระบบอีอีอี 2 : แสดงกางเกงใน , Vol . 59 , pp . 873-877 2012[ 19 ] C . T . ชวง et al . , " กลับประตูควบคุมเซลล์หน่วยความจำและหน่วยความจำที่ไม่ใช้เซลล์ " Google สิทธิบัตร , 2550[ 20 ] ม. Jafari et al . , " การวิเคราะห์พลังงานในระดับที่แตกต่างกันของหลักการลำดับชั้น 2 แคช พิจารณาการเปลี่ยนแปลง " , วารสารอิเล็กทรอนิกส์ , pp . 1-15 2015 .[ 21 ] . Chen et al . , " โปรเซสเซอร์แคชที่สร้างขึ้นโดยใช้การบิดหมุนหลาย รามเซลล์ " โดย islped . 7378 , 2011[ 22 ] D . บรูค , et al . , " ใช้แบบไดนามิกที่แคบกว้างเปอแรนด์พัฒนาพลังงานและประสิทธิภาพ " โดย hpca . 13-22 , 2542[ 23 ] ก. ด้วน , et al . , " exploiting แคบความกว้างค่าสำหรับการปรับปรุงการใช้งานแคชไม่ระเหย , วันที่ , IEEE หน้า 52 , 2014[ 24 ] พี. เอส แมกนัส น , et al . , " simics : แพลตฟอร์มระบบจำลองเต็มรูปแบบ " IEEE คอมพิวเตอร์ , ปีที่ 35 , pp . 50-58 2545[ 25 ] เมตร เมตร มาร์ติน , et al . , " ซึ่งมีหลายแง่มุมของ executiondriven ทั่วไปมัลติจำลอง ( อัญมณี ) ชุด " พล.อ.อ. sigarch สถาปัตยกรรมคอมพิวเตอร์ข่าวฉบับที่ 33 , pp . 92-99 , 2005[ 26 ] X . ดง , et al . , " nvsim : วงจรระดับ พลังงาน และพื้นที่สำหรับรูปแบบใหม่ nonvolatile ความทรงจำ " โดย iccad ฉบับที่ 31 , pp . 994-1007 2012[ 27 ] R . Bishnoi et al . , " สถาปัตยกรรมด้านการออกแบบและการวิเคราะห์แม่สอดตามความทรงจำ " โดย aspdac . 700707 , ปี[ 28 ] E . H . ปืนใหญ่ , et al . , " ผลกระทบของผลกระทบของอายุและการผลิตการเปลี่ยนแปลงใน SRAM อัตราข้อผิดพลาดนุ่ม " อีอีอีธุรกรรมบนอุปกรณ์และวัสดุความน่าเชื่อถือ , ฉบับที่ 1 , pp . 145-152 2008[ 29 ] . grasser et al . , " กระบวนทัศน์ใหม่ในการทำความเข้าใจความอคติอุณหภูมิจากปฏิกิริยาและการแพร่กระจายจะสลับกับดักออกไซด์ " อุปกรณ์ IEEE อิเล็กตรอน ฉบับที่ 58 , pp . 3652-3666 2011