It should be noted that the adder a

It should be noted that the adder and subtractor in Fig. 5 are
not component-wise vector adder and subtractor. Since
messages are kept for each vector, it is possible that for a message
in one vector, there is no message with the same finite field
element in the other vector. Taking this into account, the addition/
subtraction is carried out in two rounds. Denote the two
input vectors to the adder/subtractor by row and column vectors.
In the first round, one entry in the row vector is read out
in each clock cycle. If there is an entry in the column vector
with matching finite field element, then the corresponding LLR
is added/subtracted by that from the row vector. In addition, a
flag is set for the entry in the column vector. If there is no entry
with matching field element in the column vector, a compensation
LLR is used for the column vector. It has been shown that
setting the compensation LLR to the largest LLR in the vector
does not lead to noticeable performance loss [13]. In the second
round, one entry is read out from the column vector at a time.
If the corresponding flag is not set, its LLR is added up/subtracted
by the compensation LLR of the row vector. The output
vector also needs to be kept sorted according to increasing LLR.
Hence, the sums/differences from the two rounds are sent to a
parallel sorter, which has comparators, registers, and
multiplexors. This parallel sorter can insert a number
into a sorted sequence of length in one clock cycle. As a
result, the addition/subtraction of two vectors can be completed
in clock cycles, after which the output vector can be found
at the registers of the parallel sorter. For more information, the
interested reader is referred to [13].

ผลลัพธ์ (ไทย) 2:

มันควรจะตั้งข้อสังเกตว่าบวกและตัวลบในรูป 5
ไม่บวกเวกเตอร์องค์ประกอบที่ชาญฉลาดและตัวลบ ตั้งแต่
ข้อความจะถูกเก็บไว้สำหรับเวกเตอร์แต่ละเป็นไปได้ว่าข้อความ
ในเวกเตอร์มีข้อความใด ๆ กับสาขาเดียวกันแน่นอน
องค์ประกอบในเวกเตอร์อื่น ๆ การนี้ในบัญชีนอกจากนี้ /
ลบจะดำเนินการในสองรอบ แสดงว่าทั้งสอง
เวกเตอร์เข้ากับบวก / ตัวลบโดยแถวและคอลัมน์เวกเตอร์.
ในรอบแรกหนึ่งรายการในเวกเตอร์แถวจะอ่านออก
ในแต่ละรอบสัญญาณนาฬิกา หากมีรายการในคอลัมน์เวกเตอร์
กับการจับคู่องค์ประกอบ จำกัด ฟิลด์แล้ว LLR ที่สอดคล้องกัน
จะถูกเพิ่ม / ลบโดยจากเวกเตอร์แถว นอกจากนี้ยัง
มีการตั้งธงสำหรับรายการในคอลัมน์เวกเตอร์ หากมีรายการไม่
กับการจับคู่องค์ประกอบในสนามเวกเตอร์คอลัมน์ชดเชย
LLR ใช้สำหรับเวกเตอร์คอลัมน์ มันได้รับการแสดงให้เห็นว่า
การตั้งค่าชดเชย LLR เพื่อ LLR ที่ใหญ่ที่สุดในเวกเตอร์
ไม่นำไปสู่การสูญเสียประสิทธิภาพการทำงานที่เห็นได้ชัด [13] ในสอง
รอบหนึ่งรายการจะถูกอ่านจากคอลัมน์เวกเตอร์ในเวลา.
ถ้าธงที่สอดคล้องกันไม่ได้ตั้ง LLR ของมันจะเพิ่มขึ้น / หักออก
จากค่าตอบแทน LLR เวกเตอร์แถว เอาท์พุท
เวกเตอร์ยังต้องมีการเก็บไว้เรียงตามเพิ่มขึ้น LLR.
ดังนั้นผลบวก / ความแตกต่างจากรอบสองจะถูกส่งไป
เรียงลำดับคู่ขนานซึ่งมี comparators ทะเบียนและ
multiplexors เรียงลำดับขนานนี้สามารถแทรกจำนวน
เป็นลำดับที่เรียงลำดับของความยาวในหนึ่งรอบนาฬิกา ในฐานะที่เป็น
ผลมาจากการเพิ่ม / ลบของสองเวกเตอร์สามารถจะแล้วเสร็จ
ในรอบนาฬิกาหลังจากที่การส่งออกเวกเตอร์ที่สามารถพบได้
ในการลงทะเบียนของตัวเรียงลำดับขนาน สำหรับข้อมูลเพิ่มเติมโปรด
อ่านที่สนใจจะเรียกว่า [13]

ผลลัพธ์ (ไทย) 3:

มันควรจะสังเกตว่าในรูปที่ 5 และวงจรบวกวงจรลบ
ไม่ฉลาดและองค์ประกอบเวกเตอร์วงจรบวกวงจรลบ . ตั้งแต่
ข้อความเก็บไว้สำหรับแต่ละแบบ มันเป็นไปได้สำหรับข้อความ
ในเวกเตอร์ที่ไม่มีข้อความกับสนาม
จำกัดธาตุเดียวกันในเวกเตอร์อื่น ๆ จดลงในบัญชี นอกจากนี้ /
ลบเป็นไปใน 2 รอบ แสดงสอง
ข้อมูลเวกเตอร์กับสตริงงูพิษ / โดยแถวและเวกเตอร์คอลัมน์
ในรอบแรกหนึ่งรายการในแถวเป็นเวกเตอร์อ่าน
ในนาฬิกาแต่ละรอบ หากมีรายการในคอลัมน์เวกเตอร์
ด้วยการจับคู่เขตไฟไนต์เอลิเมนต์สอดคล้องกันแล้ว
ไมเพิ่ม / ลบออกจากที่จากแถวเวกเตอร์ นอกจากนี้
ธงตั้งค่ารายการในคอลัมน์เวกเตอร์ ถ้าไม่มีรายการ
กับการจับคู่สนามธาตุในคอลัมน์เวกเตอร์ เป็นค่าตอบแทน
ไมใช้คอลัมน์เวกเตอร์ จะได้รับการแสดงให้เห็นว่าการชดเชยให้ไมไม
ที่ใหญ่ที่สุดในเวกเตอร์
ไม่นำไปสู่การสูญเสียประสิทธิภาพที่เห็นได้ชัด [ 13 ] ในรอบสอง
1 รายการ คือ อ่านจากคอลัมน์เวกเตอร์ที่เวลา .
ถ้าไม่ได้ตั้งธงที่สอดคล้องกันของไมเพิ่ม / ลบออก
โดยค่าตอบแทนไมของแถวเวกเตอร์ ผลผลิต
เวกเตอร์ยังต้องการให้เก็บเรียงตามการเพิ่มไม .
ดังนั้นผลบวก / แตกต่างจากสองรอบจะถูกส่งไปยัง
คัดแยกขนาน ซึ่งมีการเปรียบเทียบการลงทะเบียนและ
multiplexors . เครื่องคัดแยกขนานนี้สามารถแทรกหมายเลข
เป็นเรียงลำดับความยาวในหนึ่งรอบนาฬิกา โดย
ผลเพิ่ม / ลบของเวกเตอร์ทั้งสองสามารถเสร็จ
ในรอบนาฬิกา หลังจากที่ผลผลิตเวกเตอร์สามารถพบ
ที่ทะเบียนของเครื่องคัดแยกแบบขนาน สำหรับข้อมูลเพิ่มเติม ,
ผู้อ่านสนใจจะเรียกว่า [ 13 ]