the capacity was only about 40% of

the capacity was only about 40% of commodity DRAM. As
mentioned earlier in the paper, Cooper-Balis et al. [1] and
Udipi et al. [2] proposed to leverage fine-grained access in the
commodity DRAM to reduce power. However, both work fail
to comply with the n-bit prefetching, and the implementation
overhead to sustain full data bandwidth is significant [28].
Sub-rank level parallelism has been studied as another level
of fine-grained structure. Zheng et al. introduced a bridge chip
MRB to split the original rank into mini-ranks [39]. The minirank
design not only significantly reduces power consumption,
but also improves the memory parallelism so as to compensate
the potential performance degradation from narrowing down
the data bus. In spite of the power optimization, the extra MRB
increases the DRAM cost and it still suffers from the bandwidth
loss. Leveraging the mini-rank structure, D. Yoon et al.
implemented a memory system that has adaptive access granularity
at rank level [40]. The adaptive granularity memory
system, however, requires the co-design of a corresponding
fine-grained cache architecture, which significantly affects its
flexibility. To summarize, without reasonable optimizations
in DRAM core, it is hard to achieve a good trade-off between
performance (bandwidth) and power. All above approaches
always improve one aspect by sacrificing the other. Distinguished
from the previous work, Half-DRAM takes a holistic
consideration of both performance and power and thus can
achieve better compromise in between.

ผลลัพธ์ (ไทย) 1:

กำลังการผลิตได้เพียงประมาณ 40% ของสินค้า DRAM เป็นกล่าวถึงก่อนหน้าในเอกสาร คูเปอร์-Balis et al. [1] และUdipi และ al. [2] นำเสนอกับทรายแป้งละเอียดเข้าถึงในการสินค้า DRAM ลดพลังงาน อย่างไรก็ตาม ทั้งสองทำงานล้มเหลวเพื่อให้สอดคล้องกับ prefetching n บิต และการดำเนินเหนือศีรษะหนุนข้อมูลเต็มแบนด์วิธเป็นสำคัญ [28]Parallelism ระดับอันดับย่อยมีการศึกษาระดับอื่นของทรายแป้งละเอียดโครงสร้าง เจิ้ง et al. แนะนำชิปที่สะพานMRB การแบ่งลำดับเดิมมินิยศ [39] Minirank ที่ออกแบบไม่เพียงลดการใช้พลังงานแต่ยัง ดี parallelism หน่วยความจำเพื่อชดเชยประสิทธิภาพที่อาจเกิดขึ้นจากการจำกัดให้แคบลงลงรถบัสข้อมูล แม้ว่าการเพิ่มประสิทธิภาพพลังงาน MRB เสริมDRAM ที่ต้นทุนเพิ่มขึ้นและยังคง suffers จากแบนด์วิดท์ขาดทุน ใช้โครงสร้างตำแหน่งมินิ D. จินเกสท์ et alใช้หน่วยความจำระบบที่มีส่วนประกอบเหมาะสมเข้าอันดับระดับ [40] หน่วยความจำส่วนประกอบที่เหมาะสมระบบ ไร ต้องการการออกแบบร่วมที่เกี่ยวข้องแคทรายแป้งละเอียดสถาปัตยกรรม ซึ่งมีผลอย่างมีนัยสำคัญของมีความยืดหยุ่น สรุป โดยเพิ่มประสิทธิภาพที่เหมาะสมใน DRAM หลัก จึงยากที่จะบรรลุการ trade-off ดีระหว่างประสิทธิภาพ (แบนด์วิดท์) และพลังงาน แนวทางดังกล่าวปรับปรุงด้านหนึ่ง โดยเสียสละอื่น ๆ โดดเด่นจากการทำงานก่อนหน้านี้ DRAM ครึ่งจะเป็นแบบองค์รวมพิจารณาทั้งประสิทธิภาพและพลังงาน และสามารถทำให้ดีประนีประนอมระหว่าง

ผลลัพธ์ (ไทย) 2:

กำลังการผลิตได้เพียงประมาณ 40% ของสินค้าโภคภัณฑ์ DRAM ในฐานะที่เป็น
ที่กล่าวถึงก่อนหน้านี้ในกระดาษคูเปอร์ Balis และคณะ [1] และ
Udipi และคณะ [2] เสนอที่จะยกระดับการเข้าถึงเนื้อใน
DRAM สินค้าโภคภัณฑ์จะลดการใช้พลังงาน อย่างไรก็ตามการทำงานของทั้งคู่ไม่
ให้สอดคล้องกับ prefetching n บิตและการดำเนินการ
ค่าใช้จ่ายในการรักษาข้อมูลแบบเต็มแบนด์วิดธ์เป็นสำคัญ [28]
ขนานย่อยระดับยศได้รับการศึกษาเป็นอีกระดับหนึ่ง
ของการปรับโครงสร้างเม็ดเล็ก เจิ้งเหอและคณะ แนะนำชิปสะพาน
ลุ่มแม่น้ำโขงจะแยกตำแหน่งเดิมเป็นมินิอันดับ [39] minirank
ออกแบบไม่เพียง แต่ช่วยลดการใช้พลังงาน
แต่ยังช่วยเพิ่มความเท่าเทียมหน่วยความจำเพื่อที่จะชดเชย
ลดประสิทธิภาพการทำงานที่อาจเกิดขึ้นจากแคบลง
บัสข้อมูล ทั้งๆที่มีการเพิ่มประสิทธิภาพการใช้พลังงานที่เพิ่มขึ้นในลุ่มแม่น้ำโขง
เพิ่มต้นทุน DRAM และก็ยังทนทุกข์ทรมานจากแบนด์วิดธ์
การสูญเสีย ใช้ประโยชน์จากโครงสร้างขนาดเล็กการจัดอันดับดียุนและคณะ
ดำเนินการระบบหน่วยความจำที่มีเมล็ดเข้าถึงการปรับตัว
ในระดับยศ [40] หน่วยความจำเมล็ดการปรับตัว
ของระบบ แต่ต้องร่วมออกแบบของที่สอดคล้อง
สถาปัตยกรรมแคชละเอียดที่มีนัยสำคัญส่งผลกระทบต่อที่
มีความยืดหยุ่น เพื่อสรุปโดยไม่ต้องเพิ่มประสิทธิภาพที่เหมาะสม
ใน DRAM หลักก็ยากที่จะประสบความสำเร็จที่ดีค้าออกระหว่าง
ประสิทธิภาพ (แบนด์วิธ) และอำนาจ ทุกวิธีการข้างต้น
มักจะปรับปรุงด้านหนึ่งโดยเสียสละอื่น ๆ แตกต่าง
จากการทำงานก่อนหน้านี้ครึ่ง DRAM ใช้แบบองค์รวม
การพิจารณาของทั้งประสิทธิภาพและการใช้พลังงานและทำให้สามารถ
บรรลุการประนีประนอมที่ดีขึ้นในระหว่าง

ผลลัพธ์ (ไทย) 3:

ความจุแค่ประมาณ 40% ของผลิตภัณฑ์สินค้า โดย
กล่าวถึงก่อนหน้านี้ในกระดาษ คูเปอร์ บาลิส et al . [ 1 ] และ
udipi et al . [ 2 ] ขอใช้บริการอย่างละเอียดใน
สินค้า DRAM เพื่อลดพลังงาน อย่างไรก็ตาม ทั้งทำงานล้มเหลว
เพื่อให้สอดคล้องกับ n-bit prefetching และการดำเนินการเพื่อรักษาแบนด์วิดธ์ข้อมูลเต็ม
ค่าใช้จ่ายอย่างมีนัยสำคัญ [ 28 ] .
อันดับย่อยระดับขนานได้ศึกษาอย่างละเอียดเป็นอีกระดับ
ของโครงสร้าง เจิ้ง et al . แนะนำสะพานชิป
MRB แยกอันดับเดิมเป็นมินิอันดับ [ 39 ] การ minirank
ออกแบบไม่เพียง แต่ช่วยลดการใช้พลังงาน ,
แต่ยังปรับปรุงความจำขนานเพื่อชดเชย

จากการย่อยสลายการแสดงศักยภาพให้แคบลงข้อมูลรถเมล์ทั้งๆที่มีอำนาจ optimization
MRB เสริมเพิ่มต้นทุน DRAM และมันยังทนทุกข์ทรมานจากแบนด์วิดธ์
ขาดทุน บริษัท มินิ โครงสร้างยศ , D . ยุน et al .
ใช้หน่วยความจำระบบที่มีการเข้าถึงในระดับ granularity
1 [ 40 ] หน่วยความจำแบบ granularity
ระบบ อย่างไรก็ตาม ต้องมีการออกแบบที่สอดคล้องกัน
อย่างละเอียดแคชสถาปัตยกรรมที่สำคัญที่มีผลต่อความยืดหยุ่นของมัน

สรุป ไม่มีการเพิ่มประสิทธิภาพที่เหมาะสมใน DRAM
หลัก มันเป็นเรื่องยากที่จะบรรลุการแลกเปลี่ยนระหว่าง
ประสิทธิภาพ ( แบนด์วิธ ) และอำนาจ วิธีข้างต้นทั้งหมด
ปรับปรุงเสมอ ด้านหนึ่งโดยการเสียสละอื่น ๆ แตกต่างจากงานก่อนหน้านี้
ครึ่ง DRAM จะพิจารณาองค์รวมของทั้งประสิทธิภาพและพลังงาน

และดังนั้นจึง สามารถให้บรรลุการประนีประนอมระหว่าง