An improved voltage multiplier tech

An improved voltage multiplier technique has been developed for generating +40 V internally in p-channel MNOS integrated circuits to enable them to be operated from standard +5- and -12-V supply rails. With this technique, the multiplication efficiency and current driving capability are both independent of the number of multiplier stages. A mathematical model and simple equivalent circuit have been developed for the multiplier and the predicted performance agrees well with measured results. A multiplier has already been incorporated into a TTL compatible nonvolatile quad-latch, in which it occupies a chip area of 600 μm×240 μm. It is operated with a clock frequency of 1 MHz and can supply a maximum load current of about 10 μA. The output impedance is 3.2 MΩ.

ผลลัพธ์ (ไทย) 1:

มีการพัฒนาเทคนิคการคูณแรงดันที่ปรับปรุงสำหรับสร้าง + 40 V ภายในช่อง p MNOS รวมวงจรเพื่อใช้ในการดำเนินการจาก + 5 มาตรฐาน--12 และ -V จัดหาราง เทคนิคนี้ คูณประสิทธิภาพและความสามารถในการขับขี่ที่ปัจจุบันมีทั้งขึ้นอยู่กับจำนวนตัวคูณระยะ แบบจำลองทางคณิตศาสตร์และวงจรง่ายเทียบเท่าได้รับการพัฒนาสำหรับตัวคูณ และคาดการณ์ผลการดำเนินงานตกลงกับผลการวัด จัดตั้งขึ้นเป็นตัวคูณไปเป็น TTL ได้ nonvolatile ควอดสลัก ที่จุดตั้งชิพของ 600 μm × 240 μm จะดำเนินการ ด้วยความถี่นาฬิกา 1 MHz และสามารถใส่กระแสโหลดสูงสุดประมาณ 10 μA ความต้านทานเอาท์พุทเป็น 3.2 MΩ

ผลลัพธ์ (ไทย) 2:

เทคนิคการคูณแรงดันไฟฟ้าที่ดีขึ้นได้รับการพัฒนาสำหรับการสร้าง 40 V ภายในในหน้าช่องทาง MNOs วงจรเพื่อให้พวกเขาได้รับการดำเนินการจากมาตรฐาน + 5 และทางรถไฟอุปทาน -12-V ด้วยเทคนิคนี้มีประสิทธิภาพการคูณและความสามารถในการขับรถในปัจจุบันมีทั้งที่เป็นอิสระจากจำนวนของขั้นตอนการคูณ แบบจำลองทางคณิตศาสตร์และวงจรสมมูลง่ายได้รับการพัฒนาสำหรับการคูณและประสิทธิภาพการทำงานที่คาดการณ์เห็นด้วยกับผลที่วัดได้ คูณได้รับการรวมอยู่ใน Quad-TTL สลัก nonvolatile ที่เข้ากันได้ในการที่จะมีพื้นที่ชิป 600 ไมโครเมตร× 240 ไมโครเมตร จะดำเนินการกับความถี่สัญญาณนาฬิกา 1 MHz และสามารถจัดหาโหลดสูงสุดในปัจจุบันประมาณ 10 ต ความต้านทานการส่งออกคือ 3.2 MΩ

ผลลัพธ์ (ไทย) 3:

การเพิ่มแรงดันคูณเทคนิคที่ได้รับการพัฒนาสำหรับการสร้าง 40 V ภายใน p-channel mnos วงจรรวมเพื่อให้พวกเขาที่จะดำเนินการจากมาตรฐาน 5 - และ - 12-v ใส่ราง ด้วยเทคนิคนี้ คือ ประสิทธิภาพและปัจจุบันความสามารถในการขับรถมีทั้งอิสระของหมายเลขของขั้นตอน คูณแบบจำลองทางคณิตศาสตร์และวงจรสมมูลง่ายๆที่ได้รับการพัฒนาสำหรับตัวคูณ และทำนายประสิทธิภาพเห็นด้วยกับผลการวัด ตัวคูณได้ถูกรวมเข้าไปใน TTL เข้ากันได้ nonvolatile Quad สลัก ซึ่งมันใช้ชิปพื้นที่ 600 μ m × 240 μเมตร มันเป็นดำเนินการกับนาฬิกาความถี่ 1 MHz และสามารถจ่ายโหลดสูงสุดในปัจจุบันประมาณ 10 μ .เอาท์พุทอิมพีแดนซ์เป็น 3.2 M Ω .