The other two schemes modify data l

The other two schemes modify data layout or internal DRAM chip architecture. In the sub-rank system, a rank is divided into smaller sub-ranks. Addresses and commands from the memory controller are reinterpreted by register/demux to generate particular granularity of DRAM accesses that fit in the sub-ranks. A sub-rank can be composed of one or more chips (e.g. x8, x16, and x32 sub-ranks if one, two, and four x8 DRAM chips are used, respectively). For example, in an x8 sub-rank system, each sub-rank transfers 64-byte cache line data with 8 burst read/write commands if DDR3 SDRAM is used (4 in x16 sub-rank and 2 in x32 sub-rank). Therefore, other sub-ranks not involved in the data transfer can reside in a low-power state for reducing power consumption. Mini-rank [28] and Multi-Core DIMM (MC-DIMM) [2] belong to the sub-rank organization. Single Subarray Access (SBA) scheme [25] also can be categorized into the sub-rank organization but there is an additional modification to the DRAM chip architecture for further energy reduction. The sub-rank organization has several unavoidable drawbacks. Because the entire cache line is transferred to/from a small sub-rank and the data bus is narrower in the sub-rank system, it takes more cycles to deliver the data. For example, in an x8 sub-rank organization, 32 cycles are required while only 4 cycles are needed with conventional DDR3 SDRAM organization, to deliver a 64-byte cache line. In addition, the sub-rank organization involves large overhead for error protection. Each sub-rank requires a dedicated DRAM chip for ECC storage. Those trade-offs in the sub-rank memory system are well studied in [26].

ผลลัพธ์ (ไทย) 1:

อีกสองรูปแบบการแก้ไขข้อมูลหรือรูปแบบ DRAM สถาปัตยกรรมภายในชิป ในระบบย่อยยศยศจะแบ่งออกเป็นขนาดเล็กย่อยแถว- ที่อยู่และคำสั่งจากตัวควบคุมหน่วยความจำที่มีการตีความใหม่โดยลงทะเบียน / demux เพื่อสร้างเมล็ดเฉพาะของ DRAM เข้าถึงพอดีว่าในกลุ่มย่อย ยศย่อยสามารถประกอบด้วยหนึ่งหรือมากกว่าชิป (เช่น x8, x16 และ x32 ย่อยแถวถ้าหนึ่งสองและสี่ x8 ชิป DRAM มีการใช้ตามลำดับ) ตัวอย่างเช่นใน x8 ระบบย่อยการจัดอันดับแต่ละโอนย่อยยศ 64 ไบต์ข้อมูลใน cache กับ 8 ระเบิดอ่าน / เขียนคำสั่งถ้า DDR3 SDRAM ถูกนำมาใช้ (ที่ 4 ใน x16 ยศย่อยและ 2 ใน x32 ย่อยยศ) จึงย่อยอันดับที่อื่นที่ไม่ได้มีส่วนร่วมในการถ่ายโอนข้อมูลสามารถอาศัยอยู่ในรัฐพลังงานต่ำเพื่อลดการใช้พลังงานมินิยศ [28] และหลายแกน DIMM (MC-DIMM) [2] อยู่ในองค์กรย่อยยศ subarray เข้าถึงโครงการเดียว (SBA) [25] ยังสามารถแบ่งได้เป็นองค์กรย่อยยศ แต่มีการปรับเปลี่ยนเพิ่มเติมเพื่อสถาปัตยกรรมชิป DRAM เพื่อลดการใช้พลังงานต่อไป องค์กรย่อยยศมีข้อบกพร่องหลายอย่างหลีกเลี่ยงไม่ได้เพราะเส้นแคชทั้งหมดจะถูกโอนไปยัง / จากระดับย่อยขนาดเล็กและบัสข้อมูลจะแคบในระบบย่อยยศก็จะใช้เวลามากขึ้นในการรอบส่งข้อมูล ตัวอย่างเช่นใน x8 องค์กรย่อยยศ 32 รอบที่จำเป็นในขณะที่เพียง 4 รอบมีความจำเป็นกับการชุมนุม DDR3 SDRAM องค์กรในการส่งมอบยัง cache line 64 ไบต์ นอกจากนี้องค์กรย่อยยศเกี่ยวข้องกับค่าใช้จ่ายมากสำหรับการป้องกันข้อผิดพลาด แต่ละระดับย่อยต้องใช้ชิป DRAM เฉพาะสำหรับการจัดเก็บ ECC ผู้ที่ไม่ชอบการค้าในระบบหน่วยความจำย่อยยศมีการศึกษาดีใน [26]

ผลลัพธ์ (ไทย) 2:

โครงร่างที่สองอื่นปรับเปลี่ยนเค้าโครงข้อมูลหรือสถาปัตยกรรมชิป DRAM ภายใน ในระบบ sub-rank ลำดับจะแบ่งออกเป็นขนาดเล็ก sub-ranks ที่อยู่และคำสั่งจากตัวควบคุมหน่วยความจำ reinterpreted โดยการลง ทะเบียน/demux เพื่อสร้างส่วนประกอบเฉพาะของ DRAM หาที่พอดีในการ sub-ranks Sub-rank ที่สามารถประกอบด้วยชิป น้อย (เช่น x 8, x 16 และ x 32 sub-ranks หนึ่ง 2 และ 4 x 8 ชิป DRAM จะใช้ ตามลำดับ) ตัวอย่าง ในระบบ sub-rank, sub-rank แต่ละโอนข้อมูลแคช 64 ไบต์บรรทัด ด้วยคำสั่งอ่าน/เขียนระเบิด 8 8 x DDR3 SDRAM มาใช้ (4 ใน x 16 sub-rank 2 ใน x 32 sub-rank) ดังนั้น sub-ranks อื่น ๆ ที่ไม่เกี่ยวข้องกับการโอนย้ายข้อมูลสามารถอยู่ในสถานะพลังงานต่ำเพื่อลดการใช้พลังงาน Mini-rank [28] และ DIMM Multi-Core (MC-DIMM) [2] เป็นสมาชิกขององค์กร sub-rank เดียวร่าง Subarray เข้า (SBA) [25] นอกจากนี้ยังสามารถแบ่งออกได้องค์กร sub-rank ได้มีการปรับเปลี่ยนสถาปัตยกรรมชิป DRAM สำหรับเพิ่มเติมพลังงานลดเพิ่มเติม องค์กร sub-rank หลายข้อเสียที่หลีกเลี่ยงไม่ได้ เพราะแคทั้งบรรทัดจะถูกโอนย้ายจาก sub-rank เล็ก และบัสข้อมูลจะแคบกว่าในระบบ sub-rank ใช้รอบมากกว่าส่งข้อมูล ตัวอย่าง ใน x 8 sub-rank องค์กร รอบ 32 จำเป็นในขณะที่เพียง 4 รอบจำเป็นแบบ DDR3 SDRAM องค์กร ส่งบรรทัดแค 64 ไบต์ นอกจากนี้ sub-rank องค์กรเกี่ยวข้องขนาดใหญ่ค่าใช้จ่ายในการป้องกันข้อผิดพลาด Sub-rank แต่ละต้องชิป DRAM มีเฉพาะสำหรับเก็บ ECC ดีมีศึกษาที่ทางเลือกในระบบหน่วยความจำ sub-rank ใน [26]

ผลลัพธ์ (ไทย) 3:

สองโครงสร้างอื่นๆที่แก้ไขสถาปัตยกรรมผังข้อมูลหรือ ภายใน ชิป DRAM ในระบบย่อย - จัดอันดับที่จัดอันดับที่ถูกแบ่งออกเป็นขนาดเล็กคณะอนุกรรมการจัดอันดับ คำสั่งและแอดเดรสจากคอนโทรลเลอร์หน่วยความจำที่มีชาดกถือโดยลงทะเบียนเข้าใช้/ demux เพื่อสร้างย่อยของ DRAM เฉพาะที่เหมาะกับในคณะอนุกรรมการจัดอันดับที่ Sub - จัดอันดับที่สามารถประกอบด้วยหนึ่งหรือมากกว่า(เช่น X 8 x 16 x 32 และคณะอนุกรรมการ - หากเป็นอันดับหนึ่งสองและสี่ x 8 มีการใช้ชิป DRAM ตามลำดับ) ตัวอย่างเช่นใน x 8 คณะอนุกรรมการจัดอันดับระบบ,คณะอนุกรรมการแต่ละแถวบริการรับส่ง 64 - byte แคชสายข้อมูลพร้อมด้วย 8 ระเบิดอ่าน/เขียนคำสั่งหาก DDR 3 SDRAM ใช้( 4 x 16 คณะอนุกรรมการจัดอันดับและ 2 x 32 คณะอนุกรรมการจัดอันดับ) ดังนั้นจึงย่อยอื่นๆไม่มีส่วนเกี่ยวข้องกับอันดับในการถ่ายโอนข้อมูลที่สามารถอยู่ในสถานะใช้พลังงานต่ำสำหรับการลดการใช้พลังงานมินิ - อันดับ[ 28 ]และ Multi - core DIMM ( MC - DIMM )[ 2 ]เป็นขององค์กรคณะอนุกรรมการจัดอันดับที่ subarray เดียวการเข้าใช้งาน( SBA )โครงสร้าง[ 25 ]ยังสามารถแบ่งออกเป็นองค์การ - จัดอันดับแต่มีการปรับเปลี่ยนเพิ่มเติมให้กับสถาปัตยกรรมชิป DRAM ที่สำหรับการลดใช้พลังงานเพิ่มเติม องค์การจัดอันดับมีข้อเสียหลายไม่อาจหลีกเลี่ยงได้เนื่องจากสายทั้งหมดบน Cache จะถูกโอนไปยัง/จากขนาดเล็กคณะอนุกรรมการจัดอันดับและบัสข้อมูลที่มีแคบลงในระบบย่อย - จัดอันดับที่ใช้รอบเพิ่มเติมในการส่งข้อมูลที่ ตัวอย่างเช่นในองค์กร x 8 คณะอนุกรรมการจัดอันดับที่ 32 รอบเป็นที่ต้องการในขณะที่เพียง 4 รอบมีความจำเป็นพร้อมด้วยองค์กร DDR 3 SDRAM แบบเดิมเพื่อมอบ 64 - บรรทัดแคชหนึ่งบิต ในการเพิ่มองค์การจัดอันดับที่เกี่ยวข้องกับค่าใช้จ่ายขนาดใหญ่สำหรับการป้องกันการเกิดข้อผิดพลาด Sub - จัดอันดับแต่ละครั้งต้องใช้ชิป DRAM — Dynamic Random จัดให้บริการสำหรับการจัดเก็บข้อมูล ECC การค้า - บริการรับ/ส่งที่อยู่ในระบบย่อยหน่วยความจำที่ได้รับการจัดอันดับ:ศึกษาใน[ 26 ]เป็นอย่างดี