The temporal logic assertion is com

The temporal logic assertion is compiled into state machine representation. Every path to the error state in this state machine represents a sequence of events that violates the assertion. To detect assertion violations, the state machine runs synchronously with the system and issues warnings whenever the error state is reached

ผลลัพธ์ (ไทย) 1:

ยืนยันตรรกะขมับถูกคอมไพล์เป็นการแสดงสถานะเครื่อง ทุกเส้นทางไปสถานะข้อผิดพลาดในสถานะนี้แสดงถึงลำดับของเหตุการณ์ที่ละเมิดการตรวจสอบเงื่อนไข การตรวจสอบยืนยันการละเมิด สถานะเครื่องทำงานพร้อมกับระบบ และออกคำเตือนเมื่อถึงสถานะข้อผิดพลาด

ผลลัพธ์ (ไทย) 2:

ยืนยันตรรกะชั่วคราวเรียบเรียงตัวแทนเครื่องของรัฐ เส้นทางไปยังรัฐผิดพลาดในเครื่องของรัฐนี้ทุกคนแสดงให้เห็นถึงลำดับของเหตุการณ์ที่ละเมิดยืนยันได้ ในการตรวจสอบการละเมิดยืนยันเครื่องรัฐทำงานพร้อมกับระบบและปัญหาคำเตือนเมื่อใดก็ตามที่รัฐผิดพลาดจะถึง

ผลลัพธ์ (ไทย) 3:

ยืนยันตรรกะชั่วคราวเป็นเรียบเรียงเครื่องแทนรัฐ ทุกเส้นทางสถานะข้อผิดพลาดในเครื่องสภาพนี้แสดงลำดับเหตุการณ์ที่ละเมิดในทะเลจีนตะวันออก เพื่อตรวจสอบการละเมิดยืนยันสถานะเครื่องทำงาน synchronously กับระบบและปัญหาการเตือนเมื่อสถานะข้อผิดพลาดจะถึง