1. Clock rate – the logic speed of

1. Clock rate – the logic speed of advanced
technologies will be significantly faster than
current generation,
2. Device density – linear feature size
reductions of close to two orders of
magnitude resulting in three to four orders
of magnitude gates per unit area,
3. Parallelism – systems implemented in
nanoscale technology will comprise orders
of magnitude greater number of local
execution sites and therefore will need to
exploit much higher degrees of algorithm
concurrency.
4. Latency – time of signal propagation
(measured in clock cycle time) through a
sequence of gates or equivalent physical
constructs across an entire component is
dramatically greater than that of
conventional system devices,
5. Reliability – much smaller devices may
break more easily; moreover, the probability
of single-point failures grows with the scale
of the system
The consequence of these interrelated factors
alone and in combination is that:
x
Advanced components approaching the
nanoscale will exhibit strong bias towards
locality of action far more extreme than
today, and
x
Architecture defined to be implemented
using nano-scale technologies will have to
respond to this.
At one time, processors could employ a single
clock such that any logic within the processor was
accessible in a single clock cycle for a round trip
signal. Even today, this is not really feasible and a
combination of slower global clocks with faster local
clocks is used while super-pipelined logic structures
make the on-chip latency problem manageable. But
with nanoscale devices at super high clock speeds
and many more gates of propagation possible per unit
distance, only a tiny fraction of the total on-chip

ผลลัพธ์ (ไทย) 2:

1. อัตรานาฬิกา - ความเร็วตรรกะของขั้นสูง
เทคโนโลยีจะเป็นอย่างเร็วกว่า
รุ่นปัจจุบัน,
2 ความหนาแน่นของอุปกรณ์ - ขนาดคุณลักษณะเชิงเส้น
ลดลงใกล้เคียงกับสองคำสั่งของ
ขนาดผลใน 3-4 คำสั่ง
ของประตูสำคัญต่อหน่วยพื้นที่,
3 ขนาน - ระบบการดำเนินการใน
ระดับนาโนเทคโนโลยีจะประกอบด้วยคำสั่งซื้อ
ของขนาดจำนวนมากของท้องถิ่น
ดำเนินการเว็บไซต์และดังนั้นจึงจะต้องมีการ
ใช้ประโยชน์จากองศาที่สูงขึ้นมากของขั้นตอนวิธี
การทำงานพร้อมกัน.
4 แฝง - เวลาของการแพร่กระจายสัญญาณ
(วัดรอบเวลานาฬิกา) ผ่าน
ลำดับของประตูหรือทางกายภาพเทียบเท่า
สร้างข้ามองค์ประกอบทั้งหมดเป็น
อย่างมากมากกว่าที่
อุปกรณ์ระบบธรรมดา
5 ความน่าเชื่อถือ - อุปกรณ์ขนาดเล็กมากอาจจะ
แตกได้ง่ายขึ้น; ยิ่งไปกว่านั้นความน่าจะเป็น
ของความล้มเหลวจุดเดียวเติบโตที่มีขนาด
ของระบบ
ผลมาจากปัจจัยเหล่านี้เชื่อมโยงกัน
อยู่คนเดียวและในการรวมกันคือ:
x
ส่วนประกอบขั้นสูงใกล้
ระดับนาโนจะมีอคติต่อการที่แข็งแกร่ง
ของการกระทำท้องที่ห่างไกลมากขึ้นกว่า
ในวันนี้และ
x
สถาปัตยกรรมกำหนดที่จะดำเนินการ
โดยใช้เทคโนโลยีระดับนาโนจะมีการ
ตอบสนองต่อการนี้.
ครั้งหนึ่งโปรเซสเซอร์สามารถจ้างเดียว
นาฬิกาดังกล่าวว่าเหตุผลใด ๆ ภายในตัวประมวลผลที่
สามารถเข้าถึงได้ในรอบสัญญาณนาฬิกาเดียวสำหรับการเดินทางรอบ
สัญญาณ แม้กระทั่งวันนี้นี้ไม่ได้จริงๆเป็นไปได้และ
การรวมกันของนาฬิการะดับโลกที่ชะลอตัวลงได้เร็วขึ้นกับท้องถิ่น
นาฬิกาจะใช้ในขณะที่ซูเปอร์ไปป์ไลน์โครงสร้างตรรกะ
ทำให้บนชิปแฝงปัญหาการจัดการ แต่
มีอุปกรณ์ที่ระดับนาโนที่ความเร็วสัญญาณนาฬิกาสูงเป็นพิเศษ
และประตูอื่น ๆ อีกมากมายที่เป็นไปได้ของการขยายพันธุ์ต่อหน่วย
ระยะทางเพียงส่วนเล็ก ๆ ของทั้งหมดบนชิป

ผลลัพธ์ (ไทย) 3:

1 . - อัตรานาฬิกาตรรกะความเร็วของเทคโนโลยีขั้นสูง

จะลดเร็วกว่ารุ่นปัจจุบัน ,
2 อุปกรณ์และคุณสมบัติความหนาแน่นเชิงเส้นขนาด
( ใกล้ 2 คำสั่งของ
ขนาดผลใน 3-4 คำสั่ง
ขนาดประตูต่อพื้นที่หน่วย
3 ระบบ–ขนานที่ใช้ในเทคโนโลยีนี้จะประกอบด้วยคำสั่ง nanoscale


ขนาด มากขึ้นจำนวนของท้องถิ่นเว็บไซต์การประหารและดังนั้นจึงจะต้องใช้องศาที่สูงมากของการ
ขั้นตอนวิธี
.
4 แอบแฝง–เวลาของ
แพร่สัญญาณ ( วัดรอบนาฬิกา ) ผ่านประตูหรือ

ลำดับทางกายภาพเท่ากับสร้างผ่านคอมโพเนนต์ทั้งหมด

อย่างรวดเร็วมากขึ้นกว่าที่ของอุปกรณ์ระบบทั่วไป
5 และความน่าเชื่อถือมากขนาดเล็กอุปกรณ์อาจ
แตกได้ง่ายขึ้น นอกจากนี้ความน่าจะเป็น
ของจุดเดียวล้มเหลวที่เติบโตขึ้นกับขนาดของระบบ

ผลของปัจจัยเหล่านี้เพียงอย่างเดียว และในคาบ

x
: รวมกันเป็นขั้นสูงส่วนประกอบใกล้
นาโนสเกลจะแสดงอคติต่อการกระทำรุนแรงของแรง
ท้องถิ่นมากกว่า

x
วันนี้ และกำหนดจะใช้สถาปัตยกรรม
ใช้เทคโนโลยีระดับนาโนจะต้อง

ตอบนี้ในเวลาหนึ่ง , โปรเซสเซอร์สามารถจ้างเดียว
นาฬิกาเช่นตรรกะใด ๆภายในหน่วยประมวลผลคือ
เข้าถึงในรอบสัญญาณนาฬิกาเดียวสำหรับการเดินทางรอบ
สัญญาณ วันนี้แม้ , นี้ไม่ได้เป็นไปได้จริงๆและการรวมกันของโลกช้าลงด้วย

นาฬิกานาฬิกาเร็วท้องถิ่นจะใช้ในขณะที่ตรรกะโครงสร้าง pipelined ซูเปอร์
ให้บนแฝงปัญหาการจัดการ แต่
อุปกรณ์นาโนสเกลที่ความเร็วสัญญาณนาฬิกาสูงสุดและ
หลายประตูมากที่สุดของการต่อระยะทางหน่วย
, เพียงส่วนเล็ก ๆของ บน รวม