The L0 clock is distributed so that

The L0 clock is distributed so that its arrival times are matched at the core and system interface PLLs; due to floor planning and power domain issues, the L0 clock is serially routed to the I/O PLLs.

ผลลัพธ์ (ไทย) 1:

นาฬิกา L0 กระจายให้ตรงเวลาของมาถึงที่หลักและระบบอินเทอร์เฟซ PLLs ครบกำหนดชั้นวาง และพลังงานปัญหาโดเมน นาฬิกา L0 เป็น serially ส่งไป I/O PLLs

ผลลัพธ์ (ไทย) 2:

นาฬิกา L0 มีการกระจายเพื่อให้ครั้งถึงจะมีการจับคู่ที่หลักและอินเตอร์เฟซระบบ PLLs; เนื่องจากการวางแผนชั้นและปัญหาโดเมนพลังงาน, นาฬิกา L0 จะถูกส่งไปเป็นลำดับ I / O PLLs

ผลลัพธ์ (ไทย) 3:

โดยมีการกระจายเพื่อให้นาฬิกา l0 ครั้งถึงจะจับคู่ที่หลักและระบบ plls อินเตอร์เฟซ ; เนื่องจากการวางแผนชั้นและปัญหาโดเมน เพาเวอร์ นาฬิกาจะเป็นเส้นทางไปยัง l0 plls I / O ได้