In the second set of tests where th

In the second set of tests where the application is run under BRAM, we see more
variation between the arbitration policies as can be seen in Figure 11. In this test,
as instructions are being fetched from memory, each processor can have up to two
outstanding read requests at a time (one from the instruction side and one from the
data side). In addition, as stores are non-blocking, a processor may have any number
of outstanding store operations in progress at any given time. However, as during
the majority of this test the application will be looping over a large number (1,000)
consecutive load instructions, the impact of additional stores during the loop overhead
should be small.
Again, we see the biggest impact from the arbitration mechanism when memory
frequency is lowest and closest to the processor frequency, and thus, has the highest
memory latencies. Here, though, there is a greater spread in the latencies then when
the processors were issuing only one request at a time. In this case, the oldest-request-
first arbitration mechanism is able to reduce the spread and average in latencies for
some cases, although the impact is still small (around 1–2% improvement on average
latency). We expect the impact would be greater if the memory latency was yet higher,
but for an FPGA-based system where DDR memory is often operating at a higher
frequency than the FPGA logic, the benefits of more complex arbitration are not as
significant as they would be in a typical workstation processor system. As the additional
complexity of the oldest-first arbitration lowers the maximum operating frequency of
the system, we would recommend its use only in the cases where the system may be
very sensitive to latency

ผลลัพธ์ (ไทย) 1:

ในชุดสองของการทดสอบที่รันโปรแกรมประยุกต์ภายใต้แดรก เราดูเพิ่มเติมความแตกต่างระหว่างนโยบายการอนุญาโตตุลาการสามารถเห็นได้ในรูปที่ 11 ในการทดสอบนี้ตามคำแนะนำจะถูกนำมาใช้จากหน่วยความจำ หน่วยประมวลผลแต่ละสามารถมีถึงสองคงอ่านที่ร้องขอในเวลา (จากด้านการเรียนการสอนและจากการด้านข้อมูล) นอกจากนี้ เป็นร้านค้าไม่ใช่บล็อก ตัวประมวลผลอาจมีได้หลายของการดำเนินงานโดดเด่นร้านยู่ตลอดเวลา อย่างไรก็ตาม เป็นระหว่างส่วนใหญ่ของการทดสอบนี้โปรแกรมจะวนซ้ำผ่านจำนวนมาก (1,000)แนะนำโหลดติดต่อกัน ผลกระทบของร้านค้าเพิ่มเติมในระหว่างค่าใช้จ่ายในการวนรอบควรมีขนาดเล็กอีกครั้ง เราสามารถดูผลกระทบที่ใหญ่ที่สุดจากกลไกอนุญาโตตุลาการเมื่อหน่วยความจำความถี่ต่ำสุด และใกล้เคียงกับความถี่ของตัวประมวลผล และดังนั้น มีสูงที่สุดเวลาแฝงหน่วยความจำ ที่นี่ แม้ว่า มีอาหารมากขึ้นในเวลานี้แล้วเมื่อตัวประมวลผลถูกออกขอเพียงหนึ่งครั้ง ในกรณีนี้ เก่า-ร้อง -กลไกอนุญาโตตุลาการแรกจะสามารถลดการแพร่ระบาด และเฉลี่ยในเวลาสำหรับบางกรณี แม้ว่าผลกระทบจะยังคงขนาดเล็ก (ประมาณ 1 – 2% พัฒนา โดยเฉลี่ยแฝง) เราคาดว่า ผลกระทบจะมากขึ้นถ้ายังแฝงหน่วยความจำสูงแต่ สำหรับระบบที่ใช้ FPGA ที่หน่วยความจำ DDR มักทำงานที่สูงขึ้นความถี่กว่าตรรกะ FPGA ประโยชน์ของอนุญาโตตุลาการที่ซับซ้อนไม่เป็นสำคัญเท่าที่จะเป็นในระบบประมวลผลเวิร์กสเตชันทั่วไป เป็นการเพิ่มเติมความซับซ้อนของอนุญาโตตุลาการเก่าก่อนช่วยลดความถี่ของการใช้งานสูงสุดระบบ เราจะแนะนำการใช้งานเฉพาะในกรณีที่ระบบอาจจะมีความสำคัญมากให้เวลาแฝง

ผลลัพธ์ (ไทย) 2:

ในชุดที่สองของการทดสอบที่โปรแกรมจะทำงานภายใต้แบเราเห็นมากขึ้น
การเปลี่ยนแปลงระหว่างนโยบายของอนุญาโตตุลาการที่สามารถเห็นได้ในรูปที่ 11 ในการทดสอบนี้
เป็นคำแนะนำที่ถูกดึงมาจากหน่วยความจำแต่ละหน่วยประมวลผลสามารถมีได้ถึงสอง
ที่โดดเด่น อ่านร้องขอได้ตลอดเวลา (อย่างใดอย่างหนึ่งจากทางด้านการเรียนการสอนและเป็นหนึ่งจาก
ด้านข้อมูล) นอกจากนี้ยังเป็นร้านค้าไม่ปิดกั้นตัวประมวลผลอาจจะมีหมายเลขใด ๆ
ของการดำเนินงานที่โดดเด่นในการจัดเก็บความคืบหน้าในเวลาใดก็ตาม อย่างไรก็ตามในระหว่างการ
ส่วนใหญ่ของการทดสอบโปรแกรมนี้จะได้รับการวนลูปเป็นจำนวนมาก (1,000) เดอะ
คำสั่งการโหลดต่อเนื่องส่งผลกระทบต่อร้านค้าที่เพิ่มขึ้นในระหว่างค่าใช้จ่ายห่วง
ควรมีขนาดเล็ก.
อีกครั้งเราจะเห็นผลกระทบมากที่สุดจากกลไกอนุญาโตตุลาการเมื่อ หน่วยความจำ
ความถี่ต่ำสุดและใกล้เคียงกับความถี่ในการประมวลผลและทำให้มีสูงสุด
เวลาแฝงในหน่วยความจำ นี่ แต่มีการแพร่กระจายมากขึ้นในเวลาแฝงแล้วเมื่อ
ประมวลผลที่ถูกออกเพียงหนึ่งคำขอได้ตลอดเวลา ในกรณีนี้ที่เก่าแก่ที่สุด-คำขอ
กลไกอนุญาโตตุลาการแรกคือสามารถที่จะลดการแพร่กระจายและโดยเฉลี่ยในศักยภาพสำหรับ
บางกรณีแม้ผลกระทบยังมีขนาดเล็ก (ประมาณ 1-2% โดยเฉลี่ยปรับปรุง
แฝง) เราคาดว่าผลกระทบจะเป็นมากขึ้นถ้าแฝงหน่วยความจำยังสูงขึ้น
แต่สำหรับระบบ FPGA ตามที่หน่วยความจำ DDR มักจะเป็นในการดำเนินงานที่สูงกว่า
ความถี่กว่าตรรกะ FPGA ประโยชน์ของอนุญาโตตุลาการที่ซับซ้อนมากขึ้นจะไม่เป็น
อย่างมีนัยสำคัญที่พวกเขาจะ จะอยู่ในระบบประมวลผลเวิร์กสเตชันทั่วไป ในฐานะที่เป็นเพิ่มเติม
ซับซ้อนของอนุญาโตตุลาการที่เก่าแก่ที่สุดเป็นครั้งแรกลดความถี่ในการปฏิบัติการสูงสุดของ
ระบบเราจะแนะนำให้ใช้เฉพาะในกรณีที่ระบบอาจจะ
มีความสำคัญมากที่จะแฝง

ผลลัพธ์ (ไทย) 3:

ในชุดที่สองของการทดสอบที่สมัครวิ่งตามมันไป เราเห็นมากกว่าความแตกต่างระหว่างนโยบายอนุญาโตตุลาการสามารถเห็นได้ในรูปที่ 11 ในการทดสอบนี้เป็นคำแนะนำที่ถูกเรียกจากหน่วยความจำ , โปรเซสเซอร์แต่ละตัวสามารถมีได้ถึงสองดีเด่นอ่านการร้องขอในเวลาหนึ่ง ( จากการสอนด้านและหนึ่งจากด้านข้อมูล ) นอกจากนี้ยังเป็นร้านค้าจะไม่ปิดกั้น ตัวประมวลผลอาจมีตัวเลขใด ๆงานร้านที่โดดเด่นในความคืบหน้าในเวลาใดก็ตาม อย่างไรก็ตาม ในระหว่างส่วนใหญ่ของการทดสอบโปรแกรมจะวนลูปไปเป็นจำนวนมาก ( 1000 )คําแนะนําโหลดต่อเนื่อง ผลกระทบของร้านค้าที่เพิ่มขึ้นระหว่างห่วงค่าใช้จ่ายควรมีขนาดเล็กอีกครั้งที่เราเห็นผลกระทบที่ใหญ่ที่สุดจากกลไกอนุญาโตตุลาการเมื่อหน่วยความจำความถี่ต่ำสุด และความถี่ใกล้เคียงกับตัวประมวลผล และ จึง มี สูงสุดเกิดความจำ ที่นี่ แต่ มีการแพร่กระจายมากขึ้นในการเกิดเมื่อโปรเซสเซอร์มีการออกเพียงคำขอเดียวที่เวลา ในกรณีนี้ , ที่เก่าแก่ที่สุด - ขอกลไกอนุญาโตตุลาการก่อน สามารถลดการแพร่กระจายและมีศักยภาพสำหรับบางกรณี แม้ว่าผลกระทบยังเล็ก ( ประมาณ 1 – 2% ปรับปรุงโดยเฉลี่ยแอบแฝง ) เราคาดว่าผลกระทบจะมากกว่า ถ้าหน่วยความจำแฝงยังสูงกว่าแต่สำหรับ FPGA ที่ใช้ระบบที่หน่วยความจำ DDR มักปฏิบัติการในสูงความถี่กว่า FPGA ตรรกะ ประโยชน์ของการอนุญาโตตุลาการที่ซับซ้อนมากขึ้นจะไม่เป็นที่สำคัญพวกเขาจะ ในแบบฉบับสเตชันประมวลผลระบบ เป็นเพิ่มเติมความซับซ้อนของอนุญาโตตุลาการก่อนลดความถี่สูงสุดที่เก่าแก่ที่สุดระบบแนะนำการใช้งานเฉพาะในกรณีที่ระบบอาจจะอ่อนไหวกับเวลา