4. Design Overhead AnalysisAs DRAM

4. Design Overhead Analysis
As DRAM is competing at a thin profit margin, and the cost
(known as $/bit) is very sensitive to area increase, any change
in DRAM structure should be assessed with area overhead
analysis. In this section, we will conduct a detailed analysis
on DRAM area overhead to justify the practicality of our
Half-DRAM design. Typically, the commodity DRAM is
implemented with three metal layers [23, 28]. This design
can be well leveraged by our Half-DRAM design. Figure 9
presents the circuit design of Half-DRAM. Instead of driving
a local wordline that traverses all 512 bitlines in a single
MAT (Figure 9a), the wordline can be horizontally shifted and
cover a half row from both neighboring MATs, respectively.
Note that the two half-row wordlines share a common row
logic stripe (Figure 9b). In other words, the local wordline
driver becomes bi-directional, and drives the wordline (or
row) at both directions. Obviously, this design does not incur
extra area or routing overhead, given that it only involves a
horizontal shift of the metal wordline and only requires a few
additional metal vias to connect to the driver at circuit level.
Figure 9 also shows the proposed design change of column
select lines (CSLs) routing. In the original DRAM layout as
Figure 9a shows, the CSLs are organized in an order that is
identical between MATs. One CSL connects to four I/O transistors
to select data out. Therefore, each MAT can have only
one ×4 column selected and buffered in the HFFs assigned
to the MAT. In Half-DRAM, in order to select the desired
data within one even or odd DRAM row, the connection of
CSLs to the output of column decoder is mirrored between
even and odd MATs. For example, two CSLs are shown in
the figure with each from the left and right slab, respectively.
Originally, if the output of column decoder is ‘10’, then the
columns on the left half in both MATs are selected due to the
homogeneous connection (in red color in Figure 9a). Instead,
as the CSL connection is mirrored, the same decoding output

ผลลัพธ์ (ไทย) 1:

4. ออกค่าใช้จ่ายในการวิเคราะห์เป็น DRAM จะแข่งขันที่อัตรากำไรบาง และต้นทุน(หรือที่เรียกว่า $/ บิต) มีความสำคัญมากในพื้นที่เพิ่มขึ้น การเปลี่ยนแปลงใด ๆใน DRAM โครงสร้างควรได้รับการประเมิน มีพื้นที่เหนือศีรษะวิเคราะห์ ในส่วนนี้ เราจะทำการวิเคราะห์รายละเอียดใน DRAM ตั้งค่าใช้จ่ายในการปฏิบัติจริงของเราการออกแบบครึ่ง DRAM โดยทั่วไป สินค้าที่ซื้อขาย DRAM เป็นนำมาใช้กับชั้นโลหะสาม [23, 28] ออกแบบนี้สามารถจะดี leveraged โดยออกแบบครึ่ง DRAM ของเรา รูปที่ 9นำเสนอการออกแบบวงจรของ DRAM ครึ่ง แทนการขับรถwordline ท้องถิ่นที่ traverses bitlines 512 ทั้งหมดในครั้งเดียวแผ่น (รูปที่ 9a), wordline สามารถจะเปลี่ยนแนว และครอบคลุมแถวครึ่งจากเสื่อทั้งสองใกล้เคียง ตามลำดับโปรดสังเกตว่า wordlines ครึ่งแถวสองแถวทั่วไปร่วมกันตรรกะแถบแม่เหล็ก (รูปที่ 9b) ในคำอื่น ๆ wordline ท้องถิ่นโปรแกรมควบคุมเป็นทิศ และไดรฟ์ wordline (หรือแถว) ที่ทั้งสองทิศทาง อย่างชัดเจน การออกแบบนี้ไม่ใช้พื้นที่พิเศษหรือสายจ่าย ที่เกี่ยวข้องกับเฉพาะการกะแนวนอนของ wordline โลหะและเพียง ไม่กี่vias โลหะเพิ่มเติมเพื่อเชื่อมต่อกับโปรแกรมควบคุมระดับวงจรรูปที่ 9 แสดงการเปลี่ยนแปลงการออกแบบนำเสนอคอลัมน์เลือกบรรทัด (CSLs) สายงานการผลิต ในแบบ DRAM เดิมเป็นรูปที่ 9a แสดง CSLs จะจัดลำดับที่เหมือนกันระหว่างเสื่อ CSL หนึ่งเชื่อมต่อกับ I/O สี่ transistorsการเลือกข้อมูลออก ดังนั้น แต่ละแผ่นได้เท่านั้นเลือกหนึ่ง× 4 คอลัมน์ และ buffered ใน HFFs ที่กำหนดให้การพรม ในครึ่ง-DRAM การเลือกที่ต้องข้อมูลภายในหนึ่งคู่ หรือคี่ DRAM แถว การเชื่อมต่อของCSLs การแสดงผลของตัวถอดรหัสคอลัมน์เป็นสะท้อนระหว่างเสื่อคู่ และคี่ ตัวอย่าง แสดงสอง CSLs ในรูปละจากพื้นซ้าย และขวา ตามลำดับตอนแรก ถ้าผลลัพธ์ของตัวถอดรหัสคอลัมน์ '10' นั้นคอลัมน์ทางซ้ายครึ่งในเสื่อทั้งสองเลือกเนื่องในเชื่อมต่อเป็นเนื้อเดียวกัน (เป็นสีแดงในรูปที่ 9a) แทนเป็น CSL เชื่อมต่อเป็นมิเรอร์ ถอดรหัสเดียวกันผลผลิต

ผลลัพธ์ (ไทย) 3:

4 . การออกแบบและการวิเคราะห์
เป็น DRAM เป็นคู่แข่งที่อัตรากำไรบางและค่าใช้จ่าย
( เรียกว่า $ / บิต ) เป็นคนอ่อนไหว เพื่อเพิ่มพื้นที่การเปลี่ยนแปลงใด ๆในโครงสร้างของ

ควรประเมินด้วยการวิเคราะห์ค่าใช้จ่ายในพื้นที่ ในส่วนนี้เราจะทำการวิเคราะห์รายละเอียดของค่าใช้จ่ายของ
พื้นที่ที่จะปรับได้จริงออกแบบผลิตภัณฑ์ของเรา
ครึ่งหนึ่ง โดยปกติสินค้า DRAM
ใช้กับโลหะสามชั้น 28 [ 23 ]
ของการออกแบบนี้สามารถดี leveraged โดยการออกแบบผลิตภัณฑ์ของเราครึ่งหนึ่ง รูปที่ 9
เสนอการออกแบบวงจรของครึ่งหนึ่งของ . แทนการขับรถ
ท้องถิ่นที่ลัดเลาะที่นําทั้งหมด 512 bitlines ในเสื่อเดียว
ตัวเลข ( จำนวน ) , ที่นําสามารถแนวนอนเปลี่ยน
ปกแถวครึ่งทั้งจากเพื่อนบ้าน
เสื่อ ตามลำดับทราบว่า สองครึ่ง แถว wordlines แบ่งปันทั่วไปแถว
ตรรกะลายตัวเลข ( 9B ) ในคำอื่น ๆที่คนขับที่นํา
ท้องถิ่นเป็นสองทิศทาง และไดรฟ์ที่นํา ( หรือ
แถว ) ในทั้งสองทิศทาง แน่นอน งานนี้ไม่ต้องเสียค่าใช้จ่าย หรือพื้นที่พิเศษ
เส้นทางให้ว่ามันเกี่ยวข้องกับ
กะแนวนอนของที่นําโลหะและต้องใช้เพียงไม่กี่
Vias โลหะเพิ่มเติมเพื่อเชื่อมต่อกับไดรเวอร์ที่วงจรระดับ .
รูปที่ 9 แสดงการออกแบบที่นำเสนอการเปลี่ยนแปลงของคอลัมน์
เลือกเส้น ( csls ) การ ในรูปแบบของต้นฉบับเป็นรูปแสดง csls
9A , การจัดระเบียบในการสั่งซื้อที่
เหมือนกันระหว่างเสื่อ หนึ่งปีก่อนเชื่อมต่อกับ I / O
4 แบบ เพื่อเลือกข้อมูลออก ดังนั้น แต่ละแผ่นจะมีเพียง
1 × 4 คอลัมน์ที่เลือกและบัฟเฟอร์ใน hffs มอบหมาย
กับเสื่อ ครึ่ง DRAM เพื่อเลือกที่ต้องการ
ข้อมูลภายในหนึ่ง หรือแปลกกันแถว การเชื่อมต่อของ
csls เพื่อการแสดงผลของตัวถอดรหัสคอลัมน์เป็นกระจกระหว่าง
แม้แต่และเสื่อที่แปลก ตัวอย่างเช่นสอง csls แสดงใน
รูปแต่ละจากซ้ายและขวาพื้นตามลำดับ
ตอนแรกถ้าผลลัพธ์ของตัวถอดรหัสคอลัมน์ ' 10 ' แล้ว
คอลัมน์บนซีกซ้ายทั้งเสื่อไว้เนื่องจาก
การเชื่อมต่อเป็นเนื้อเดียวกัน ( ในสีแดงในรูป 9A ) แทน
เป็น CSI การเชื่อมต่อเป็นมิเรอร์ , เดียวกันถอดรหัสออก