Observe that the Set OR Hold 1 equa

Observe that the Set OR Hold 1 equation has been modified to include the external input
condition that may occur for each set or hold 1 transition. If an external input condition occurs
for a set or hold 1 transition, the condition must be ANDed, hence the “?,” with the PS expression.
If an external input condition such as SHORTEN or SHORTEN does not appear beside a
transition line in a state sequence or state diagram, then the external input condition in the Set
OR Hold 1 equation is simply ignored, because SHORTEN 1 SHORTEN 5 1, which indicates
that no external input condition is required to change to the next state.
The D excitation equations can be written by inspection using the state sequence diagram
or the state diagram for the design.
Once the D excitation equations are obtained, you can draw the complete circuit diagram
for the complex state machine. You can also use the D excitation equations to write the VHDL
code for the design. If the state diagram has Moore or Mealy outputs, you must also write the
equations for these outputs and include the equations in the circuit diagram and the VHDL code.
The disadvantage of using the algorithmic equation method for D flip-flops compared to
using the two-process PS/NS method is the hassle of obtaining the correct D excitation equations
and drawing the circuit diagram.
Figure 9.10 shows a modified form of the state diagram in Figure 9.9. Observe that the
flip-flop output signals rather than the flip-flop output signal values are place in each state,
which provides a more compact state machine design description—especially for larger one-hot
encoded designs.

ผลลัพธ์ (ไทย) 1:

สังเกตว่า มีการปรับเปลี่ยนชุดหรือกดค้างไว้ที่ 1 สมการรวมอินพุตภายนอกเงื่อนไขที่อาจเกิดขึ้นสำหรับแต่ละชุด หรือกดค้างไว้เปลี่ยน 1 ถ้าภายนอกป้อนเงื่อนไขชุด หรือกดค้างไว้เปลี่ยน 1 เงื่อนไขต้องเป็น ANDed ดังนั้น "?, " กับนิพจน์ PSถ้าอินพุตภายนอกเงื่อนไขเช่น SHORTEN หรือ SHORTEN ไม่ปรากฏอยู่ข้างตัวเปลี่ยนบรรทัดในลำดับสถานะหรือไดอะแกรมสถานะ จากภายนอกที่เข้าเงื่อนไขในชุดสมการ 1 ค้างไว้หรือเป็นเพียงละเว้น เนื่องจากทำให้สั้นลง 1 SHORTEN 5 1 ซึ่งบ่งชี้ภายนอกไม่เข้าเงื่อนไขที่จะต้องเปลี่ยนสถานะต่อไปสามารถเขียนสมการในการกระตุ้น D โดยใช้ไดอะแกรมลำดับรัฐตรวจสอบหรือไดอะแกรมสถานะสำหรับการออกแบบเมื่อสมการในการกระตุ้น D จะได้รับ คุณสามารถวาดไดอะแกรมวงจรสมบูรณ์สำหรับเครื่องซับซ้อนรัฐ นอกจากนี้คุณยังสามารถใช้สมการในการกระตุ้น D เขียน VHDLรหัสสำหรับการออกแบบ ถ้า ไดอะแกรมสถานะมีมัวร์หรือเอาท์พุตป่น คุณต้องยังเขียนสมการเหล่านี้สำหรับแสดงผล และใส่สมการในวงจรไดอะแกรมและการโปรแกรมภาษา vhdlข้อเสียของการใช้วิธีสมการ algorithmic สำหรับ D คอฟฟี่ช็อปเมื่อเทียบกับใช้วิธี PS/NS 2 กระบวนการคือ ไม่ต้องยุ่งยากหาสมการในการกระตุ้น D ถูกต้องและวาดไดอะแกรมวงจรรูปที่ 9.10 แสดงปรับเปลี่ยนรูปแบบของไดอะแกรมสถานะในรูปที่ 9.9 สังเกตพบว่า การเครื่องแสดงผลสัญญาณมากกว่า ค่าเครื่องส่งออกสัญญาณกำลังในแต่ละรัฐซึ่งอธิบายกระชับสถานะเครื่องจักรออกแบบ — โดยเฉพาะอย่างยิ่งใหญ่หนึ่งร้อนการออกแบบเข้ารหัส

ผลลัพธ์ (ไทย) 2:

สังเกตว่าชุดหรือถือ 1 สมการได้รับการแก้ไขที่จะรวมสัญญาณจากภายนอก
สภาพที่อาจเกิดขึ้นสำหรับแต่ละชุดหรือถือ 1 การเปลี่ยนแปลง หากสภาพสัญญาณจากภายนอกที่เกิดขึ้น
สำหรับการตั้งค่าหรือถือ 1 การเปลี่ยนแปลงสภาพจะต้อง ANDed จึง "?" กับการแสดงออก PS.
ถ้าสภาพสัญญาณจากภายนอกเช่นย่นหรือย่นไม่ปรากฏข้าง
สายการเปลี่ยนแปลงใน ลำดับรัฐหรือแผนภาพสถานะแล้วสภาพสัญญาณจากภายนอกในชุด
หรือถือ 1 สมการจะถูกละเว้นเพียงเพราะย่นย่น 1 5 1 ซึ่งแสดงให้เห็น
ว่าไม่มีสภาพสัญญาณจากภายนอกจะต้องเปลี่ยนไปรัฐต่อไป.
สมกระตุ้น D สามารถ ถูกเขียนขึ้นโดยการตรวจสอบโดยใช้แผนภาพลำดับรัฐ
หรือแผนภาพสถานะสำหรับการออกแบบ.
เมื่อสมการกระตุ้น D จะได้รับคุณสามารถวาดแผนผังวงจรที่สมบูรณ์
สำหรับเครื่องของรัฐที่ซับซ้อน นอกจากนี้คุณยังสามารถใช้สมการกระตุ้น D ในการเขียน VHDL
รหัสสำหรับการออกแบบ ถ้าแผนภาพรัฐมีมัวร์หรือผลแป้งนอกจากนี้คุณยังจะต้องเขียน
สมการสำหรับผลเหล่านี้และรวมถึงสมการในแผนภาพวงจรและรหัส VHDL.
ข้อเสียของการใช้วิธีสมการอัลกอริทึมสำหรับ D flip-flop เมื่อเทียบกับ
การใช้สอง -Process PS / วิธี NS เป็นความยุ่งยากของการได้รับสม D กระตุ้นที่ถูกต้อง
และการวาดแผนผังวงจร.
รูปที่ 9.10 แสดงให้เห็นรูปแบบการแก้ไขของแผนภาพรัฐในรูปที่ 9.9 สังเกตว่า
สัญญาณปัดพลิกมากกว่าปัดพลิกค่าสัญญาณเป็นสถานที่ในแต่ละรัฐ
ซึ่งมีการออกแบบเครื่องของรัฐขนาดกะทัดรัดมากขึ้นโดยเฉพาะอย่างยิ่งคำอธิบายสำหรับขนาดใหญ่หนึ่งร้อน
การออกแบบการเข้ารหัส

ผลลัพธ์ (ไทย) 3:

สังเกตว่า การตั้งค่า หรือถือ 1 สมการได้รับการแก้ไขรวมถึงเงื่อนไขการป้อนข้อมูล
ภายนอกที่อาจเกิดขึ้นในแต่ละชุด หรือ กด 1 เปลี่ยน ถ้าภาพอินพุตภายนอกเกิดขึ้น
สำหรับตั้งหรือถือ 1 เปลี่ยน เงื่อนไขต้อง anded ดังนั้น " " ด้วยสีหน้าที่ PS .
ถ้าป้อนข้อมูลภายนอกสภาพ เช่น ตัดทอน หรือ ย่อ ไม่ปรากฏข้าง
การเปลี่ยนลำดับเส้นในสถานะหรือสเตตไดอะแกรม แล้วป้อนข้อมูลภายนอกสภาพชุด
หรือถือ 1 สมการก็ไม่สนใจ เพราะย่นย่น 5 1 1 ซึ่งบ่งชี้ว่าไม่มีการป้อนข้อมูลภายนอก
เงื่อนไขคือต้องเปลี่ยนสถานะต่อไป
D ระบบสมการสามารถเขียนโดยการใช้รัฐ ลำดับแผนภาพ
หรือรัฐแผนภาพ
ออกแบบเมื่อ D ระบบสมการจะได้รับคุณสามารถวาดเสร็จสมบูรณ์แผนภาพวงจร
สำหรับสภาพเครื่องที่ซับซ้อน นอกจากนี้คุณยังสามารถใช้ D ระบบสมการเขียน VHDL
รหัสสำหรับการออกแบบ ถ้ารัฐแผนภาพได้ มัวร์ หรือแป้งออก คุณต้องเขียนสมการผลผลิตเหล่านี้รวมถึง
และสมการในแผนภาพวงจรและภาษารหัส .
ข้อเสียของการใช้วิธีสมการขั้นตอนวิธีสำหรับ D flops พลิกเมื่อเทียบกับ
ใช้สองกระบวนการ PS / 2 วิธีคือการรบกวนของการกระตุ้นและสมการที่ถูกต้อง D
วาดแผนภาพวงจร .
รูปที่ 9.10 แสดงแก้ไขแบบฟอร์มของรัฐแผนภาพในรูปที่ 9.9 . สังเกตว่า
ฟลิปฟล็อปสัญญาณเอาท์พุทมากกว่าสัญญาณฟลิปฟล็อปค่าสถานที่ในแต่ละรัฐ ซึ่งมีรายละเอียดการออกแบบ
สภาพเครื่องขนาดกะทัดรัดมากขึ้นโดยเฉพาะอย่างยิ่งสำหรับขนาดใหญ่หนึ่งร้อน
เข้ารหัสแบบ