One of the major design goals of Ni

One of the major design goals of Niagara2 was to support
deterministic and repeatable behavior in functional mode for
system debug and test. The serial I/O interfaces which account
for 90% of the pins present challenges to that goal, but most
of the logic directly supports it through ratioed synchronous
clocking. In system debug mode, the repeatability issue is addressed
by buffering in the memory pathway to account for
maximum round-trip delays through the FBDIMM interfaces.
Design for manufacturing tests achieves determinism and tester
level cycle repeatability using a special mode described later.

ผลลัพธ์ (ไทย) 1:

หนึ่งในเป้าหมายสำคัญในการออกแบบของ Niagara2 คือการสนับสนุนdeterministic และซ้ำลักษณะการทำงานในโหมดการทำงานสำหรับตรวจแก้จุดบกพร่องระบบและทดสอบ I/O ประจำ interfaces บัญชีใด90% ของความท้าทายมีหมุด แต่ส่วนใหญ่ของตรรกะตรงสนับสนุนผ่าน ratioed แบบซิงโครนัสตอกบัตร ในโหมดการตรวจแก้จุดบกพร่องระบบ ทำซ้ำในประเด็นเป็นอยู่โดยบัฟเฟอร์ในหน่วยความจำระดับการบัญชีสำหรับล่าช้าประมาณสูงสุดผ่านอินเทอร์เฟส FBDIMMได้รับการออกแบบผลิตทดสอบ tester และ determinismทำซ้ำในรอบระดับที่ใช้โหมดพิเศษที่อธิบายไว้ในภายหลัง

ผลลัพธ์ (ไทย) 2:

หนึ่งในเป้าหมายที่สำคัญของการออกแบบ Niagara2 คือการสนับสนุนพฤติกรรมที่กำหนดและทำซ้ำในโหมดการทำงานสำหรับการแก้ปัญหาของระบบและการทดสอบ อนุกรม I / O อินเตอร์เฟซที่บัญชีสำหรับ90% ของหมุดความท้าทายในปัจจุบันไปสู่เป้าหมายที่ แต่ส่วนใหญ่ของตรรกะสนับสนุนโดยตรงผ่านซิงโครratioed ตอกบัตร ในระบบโหมดดีบักปัญหาการทำซ้ำที่มีการแก้ไขโดยการกำหนดบัฟเฟอร์ในหน่วยความจำทางเดินไปยังบัญชีสำหรับความล่าช้าในการเดินทางรอบสูงสุดผ่านทางอินเตอร์เฟซFBDIMM. การออกแบบสำหรับการทดสอบประสบความสำเร็จในการผลิตชะตาและทดสอบการทำซ้ำวงจรระดับโดยใช้โหมดพิเศษที่อธิบายไว้ในภายหลัง

ผลลัพธ์ (ไทย) 3:

หนึ่งในเป้าหมายหลักของการออกแบบคือเพื่อสนับสนุนและ niagara2
deterministic ทำซ้ำพฤติกรรมในโหมดการทำงานสำหรับ
ระบบดีบักและการทดสอบ อินเตอร์เฟซอนุกรม I / O ซึ่งบัญชี
สำหรับ 90% ของหมุดปัจจุบันท้าทายเป้าหมาย แต่ส่วนใหญ่
ของตรรกะโดยตรงสนับสนุนผ่าน ratioed synchronous
นาฬิกา . ระบบในโหมดดีบัก , การปัญหามีอยู่
โดยในหน่วยความจำบัฟเฟอร์ทางบัญชี
สูงสุดกลับล่าช้าผ่าน fbdimm interfaces .
ออกแบบสำหรับการทดสอบการผลิต และระดับการใช้ทฤษฏี tester
รอบใช้โหมดพิเศษที่อธิบายไว้ในภายหลัง