The replay operation is designed to

The replay operation is designed to deal with the effects of the memory system on instruction timing. Instructions are statically scheduled in the D3 stage based on a prediction of when the source operand will be available. Any stall from the memory system can result in the minimum of an 8-cycle delay. This 8-cycle delay minimum is balanced with the minimum number of possible cycles to receive data from the L2 cache in the case of an L1 load miss. Table 14.2 gives the most common cases that can result in an instruction replay because of a memory system stall.

ผลลัพธ์ (ไทย) 1:

การเล่นซ้ำถูกออกแบบมาเพื่อจัดการกับผลกระทบของระบบหน่วยความจำในเวลาสอน คำแนะนำฟิกแบบคงได้ถูกกำหนดไว้ในขั้นดี 3 ตามการคาดการณ์เมื่อดำเนินต้นฉบับจะพร้อมใช้งาน คอกใด ๆ จากระบบหน่วยความจำสามารถทำในขั้นต่ำของการเลื่อนรอบ 8 ขั้นต่ำ 8-วงจรหน่วงเวลานี้มีความสมดุลกับจำนวนต่ำสุดของรอบการได้รับข้อมูลจากแคช L2 ในกรณี L1 โหลดนางสาว ตาราง 14.2 ให้กรณีทั่วไปที่อาจส่งผลในการเล่นซ้ำคำสั่งเนื่องจากเป็นหน่วยความจำระบบคอก

ผลลัพธ์ (ไทย) 2:

การดำเนินงานใหม่ถูกออกแบบมาเพื่อจัดการกับผลกระทบของระบบหน่วยความจำในการเรียนการสอนระยะเวลา คำแนะนำจะกำหนดแบบคงที่ในระยะ D3 ขึ้นอยู่กับการคาดการณ์เมื่อถูกดำเนินการมาจะสามารถใช้ได้ คอกใด ๆ จากหน่วยความจำระบบจะส่งผลในขั้นต่ำของความล่าช้า 8 วงจร นี้ล่าช้ากว่า 8 วงจรจะมีความสมดุลกับจำนวนขั้นต่ำของวงจรที่เป็นไปได้ที่จะได้รับข้อมูลจากแคช L2 ในกรณีที่พลาดการโหลด L1 ตารางที่ 14.2 ให้กรณีที่พบมากที่สุดที่สามารถทำให้การเรียนการสอนใหม่เพราะแผงหน่วยความจำระบบ

ผลลัพธ์ (ไทย) 3:

replay งานถูกออกแบบมาเพื่อจัดการกับผลกระทบของระบบหน่วยความจำในเวลาเรียน คําแนะนําในผลที่กำหนดใน D3 เวทีตามการคาดการณ์เมื่อแหล่งที่มาของตัวถูกดำเนินการจะใช้ได้ แผงใด ๆจากระบบหน่วยความจำสามารถส่งผลในขั้นต่ำของเวลา 8-cycle .นี้ 8-cycle หน่วงเวลาขั้นต่ำที่สมดุลกับจำนวนต่ำสุดของวัฏจักรที่เป็นไปได้ที่จะได้รับข้อมูลจากแคช L2 ในกรณีของ L1 โหลดคิดถึง ตารางที่ 14.2 ให้บ่อยที่สุดกรณีที่ได้ผลในการเล่นเพราะระบบหน่วยความจำถ่วงเวลา