methods proposed in [15], the matri

methods proposed in [15], the matrix of a QCNB-LDPC code
over can be divided into sub-matrices of dimension
. Accordingly, it can be divided into layers,
and the computation for rowsof are carried out at a time.
The top level architecture of our proposed partial-parallel
QCNB-LDPC decoder is shown in Fig. 5. Three types of RAM
blocks are used in this architecture. Each copy of RAM A
is capable of storing messages for each of the
variable nodes. Hence its size is
bits. It consists of two parts: one for LLRs and one for corresponding
finite field elements. In our design, the computations
for one block column ( columns) of are carried out at
a time. Accordingly, each part of RAM A is divided into
individual RAMs to enable simultaneous access of necessary
messages. Each RAM B has two sub-blocks. Each sub-block is
of similar architecture to RAM A, except that it can only store
the messages for a single block column of . Therefore, the
size of a RAM B is bits. The RAM
E blocks inside the sorters serve the same purpose as the RAM
S blocks in Fig. 3. copies of the sorters are employed in
the decoder to process one layer of at a time. Hence, each
RAM E consists of copies of RAM S and its size is
bits. The size, data
width, memory depth and memory block number for each type
of RAMs used in our decoder are summarized in Table I.
At the beginning of the decoding, the channel information is
loaded into RAM A0, and is used as the v-to-c messages for the
first layer in the first decoding iteration. The permutation block
in Fig. 5 is composed of barrel shifters. It routes messages for
check node processing according to the locations of the nonzero
entries of . In addition, the multiplications of the finite field
elements of the messages by the corresponding nonzero entries
of are carried out in the multiplication block. After that, the
messages are buffered by RAM B1. One sub-block of RAM B1
serves as the v-to-c message RAM to the sorters, while the other

ผลลัพธ์ (ไทย) 2:

วิธีการที่นำเสนอใน [15], เมทริกซ์ของรหัส QCNB-LDPC
มากกว่าสามารถแบ่งออกเป็นเมทริกซ์ย่อยของมิติ
ดังนั้นมันสามารถแบ่งออกเป็นชั้น
และการคำนวณสำหรับ rowsof จะดำเนินการในเวลา.
สถาปัตยกรรมระดับบนสุดของที่นำเสนอบางส่วนของเราขนาน
ถอดรหัส QCNB-LDPC แสดงในรูป 5. สามประเภทของ RAM
บล็อกที่ใช้ในสถาปัตยกรรมนี้ สำเนาของ RAM แต่ละ
มีความสามารถในการจัดเก็บข้อความสำหรับแต่ละ
โหนดตัวแปร ดังนั้นขนาดของมันเป็น
บิต ประกอบด้วยสองส่วนคือส่วนที่หนึ่งสำหรับ LLRs และหนึ่งสำหรับสอดคล้อง
องค์ประกอบฟิลด์ จำกัด ในการออกแบบของเราคำนวณ
สำหรับคอลัมน์บล็อกหนึ่ง (คอลัมน์) ของจะดำเนินการใน
เวลา ดังนั้นแต่ละส่วนของแรมจะแบ่งออกเป็น
แต่ละเรียงกันเพื่อให้สามารถเข้าถึงพร้อมกันของที่จำเป็น
ข้อความ RAM B แต่ละคนมีสองบล็อกย่อย แต่ละย่อยบล็อกเป็น
ของสถาปัตยกรรมคล้ายกับ RAM ยกเว้นว่ามันสามารถเก็บ
ข้อความสำหรับคอลัมน์บล็อกเดียวของ ดังนั้น
ขนาดของ RAM B เป็นบิต RAM
บล็อก E ภายใน sorters ทำหน้าที่วัตถุประสงค์เช่นเดียวกับ RAM
บล็อก S ในรูป 3. สำเนาของ sorters ถูกว่าจ้างใน
การถอดรหัสการประมวลผลชั้นหนึ่งของในเวลา ดังนั้นแต่ละ
RAM E ประกอบด้วยสำเนาของ RAM S และขนาดของมันคือ
บิต ขนาดข้อมูล
ความกว้างความลึกของหน่วยความจำและจำนวนบล็อกหน่วยความจำสำหรับแต่ละประเภท
ของบรรดาแกะที่ใช้ในการถอดรหัสของเราได้สรุปไว้ในตารางที่หนึ่ง
ที่จุดเริ่มต้นของการถอดรหัสข้อมูลช่องทางที่จะ
โหลดลงใน RAM A0 และใช้เป็น V- การคข้อความสำหรับ
ชั้นแรกในการทำซ้ำถอดรหัสแรก บล็อกการเปลี่ยนแปลง
ในรูป 5 ประกอบด้วยจำแลงบาร์เรล ข้อความมันเส้นทางสำหรับ
การประมวลผลการตรวจสอบโหนดตามสถานที่ภัณฑ์
ของรายการ นอกจากนี้คูณของฟิลด์ จำกัด
องค์ประกอบของข้อความโดยรายการเลขที่สอดคล้องกัน
ของการดำเนินการในการป้องกันการคูณ หลังจากนั้น
ข้อความที่บัฟเฟอร์โดยแรม B1 หนึ่งย่อยบล็อกของแรมบี 1
ทำหน้าที่เป็นโวลต์ต่อคแรมข้อความไป sorters ขณะที่อื่น ๆ

ผลลัพธ์ (ไทย) 3:

วิธีการที่เสนอใน [ 15 ] , เมทริกซ์รหัส qcnb-ldpc
กว่าสามารถแบ่งออกเป็นเมทริกซ์ย่อยของมิติ

ดังนั้นมันสามารถแบ่งออกเป็นชั้น
และการคำนวณสำหรับ rowsof จะดําเนินการในเวลา .
ด้านบนระดับสถาปัตยกรรมของเราเสนอบางส่วนขนาน
qcnb-ldpc ถอดรหัสจะแสดงในรูปที่ 5 สามประเภทของแรม
ใช้บล็อกในสถาปัตยกรรมนี้ แต่ละสำเนาของแรม
มีความสามารถในการจัดเก็บข้อความสำหรับแต่ละตัวแปร
โหนด ดังนั้นขนาดของมัน
บิต มันประกอบด้วยสองส่วน : หนึ่งและหนึ่งที่สอดคล้อง llrs
ฟีลด์จำกัดองค์ประกอบ ในการออกแบบของเรา วิธีการคำนวณ
หนึ่งบล็อกคอลัมน์ ( คอลัมน์ ) จะดำเนินการใน
ครั้ง ตามแต่ละส่วนของแรมจะแบ่งออกเป็นแต่ละบุคคลเพื่อให้เข้าถึงพร้อมกัน
แกะข้อความจำเป็น

แต่ละราม B สองบล็อกย่อย . แต่ละบล็อกย่อยคือ
สถาปัตยกรรมคล้ายกับแรม ยกเว้นว่ามันสามารถเก็บ
ข้อความสำหรับบล็อกเดียวคอลัมน์ของ ดังนั้นขนาดของ RAM
b บิต บุรีรัมย์
E บล็อกภายใน sorters วัตถุประสงค์เดียวกันเป็น RAM
s บล็อกในรูปที่ 3 สำเนา Sorters จะใช้
ถอดรหัสกระบวนการหนึ่งชั้นของที่เวลา ดังนั้น แต่ละ
บุรีรัมย์ E ประกอบด้วยสำเนาของ RAM และขนาดของมันคือ
บิต ขนาด ความกว้าง ความลึก และจำนวนข้อมูล
หน่วยความจำบล็อกหน่วยความจำสำหรับแต่ละชนิดของแรมที่ใช้ในการถอดรหัสของเรา
.
สรุปได้ในตารางที่จุดเริ่มต้นของการถอดรหัสข้อมูลช่องทาง
โหลดเข้าสู่ RAM ขนาด A0 และใช้เป็นสารสำหรับ v-to-c
ชั้นแรกในการถอดรหัสแรกซ้ำ . การเปลี่ยนแปลงบล็อก
ในฟิค5 ประกอบด้วยบาร์เรลชิฟเตอร์ มันเส้นทางข้อความสำหรับการประมวลผลตรวจสอบตามโหนด
0
สถานที่ของรายการของ นอกจากนี้ การคูณของฟีลด์จำกัด
องค์ประกอบของข้อความ โดยรายการที่ 0
ของจะดําเนินการในการคูณบล็อก หลังจากนั้น
ข้อความมีกันชนโดยราม B1 บล็อกซับหนึ่งของ RAM B1
หน้าที่เป็น v-to-c ข้อความ RAM กับ sorters , ในขณะที่อื่น ๆ