Figure 2 shows data mapping of a co

Figure 2 shows data mapping of a conventional 64B cache line to DRAM chips in detail. Each byte of the 64B cache line is scattered into each x8 DRAM chip; The first bytes of eight-byte words in the 64B cache line are stored into the first DRAM chip (1, 9, . . . , 57), the second bytes go to the second DRAM chip (2, 10, . . . , 58), and so forth. Figure 2 also shows the sub-block scheme, which attempts
to reduce cache miss penalty by fetching a sub-block rather than the entire cache line from the memory [9]. For this purpose, each sub-block has its own valid bit. On a dirty cache line replacement, all the sub-blocks of the dirty line are written to DRAM chips. Figure 2 also shows another scheme called Fine-grained Dirtiness (FGD) employed by the PCM scheme [11] and the cache scheme [4]. Each cache line word has its own dirty bit. When a data word is written by a store instruction, the corresponding dirty bit to the word is set to ’1’.

ผลลัพธ์ (ไทย) 1:

รูปที่ 2 แสดงข้อมูลของสายแคชธรรมดา 64b ชิป DRAM ในรายละเอียดการทำแผนที่ ไบต์ของสายแคช 64b แต่ละคนจะกระจายลงไปในชิปแต่ละ DRAM x8; ไบต์แรกของคำแปดไบต์ในแนวแคช 64b จะถูกเก็บไว้ในชิป DRAM แรก (1, 9, ... , 57), ไบต์ที่สอง ไปที่ชิป DRAM ที่สอง (2, 10, ... , 58), และอื่น ๆ รูปที่ 2 ยังแสดงให้เห็นโครงการย่อยบล็อกซึ่งพยายามที่จะลด
แคชโทษพลาดโดยเรียกบล็อกย่อยมากกว่าเส้นแคชทั้งหมดจาก [9] หน่วยความจำ เพื่อจุดประสงค์นี้แต่ละกลุ่มย่อยมีบิตที่ถูกต้องของตัวเอง เมื่อเปลี่ยนสายแคชสกปรกทั้งหมดย่อยบล็อกของสายสกปรกถูกเขียนไปยังชิป DRAMรูปที่ 2 ยังแสดงให้เห็นโครงการที่เรียกสิ่งสกปรกอย่างละเอียด (FGD) ลูกจ้างโครงการ PCM อีก [11] และโครงการแคช [4] แต่ละคำมีเส้นแคชบิตสกปรกของตัวเอง เมื่อคำว่าข้อมูลที่เขียนโดยการเรียนการสอนเก็บ, บิตสกปรกที่สอดคล้องกับคำที่กำหนดให้ '1 '.

ผลลัพธ์ (ไทย) 2:

รูปที่ 2 แสดงการแม็ปข้อมูลบรรทัดปกติ 64B แค DRAM อบรายละเอียด แต่ละไบต์ของบรรทัดแค 64B จะกระจายอยู่ในแต่ละ 8 x ชิป DRAM ไบต์แรกไบต์แปดคำในบรรทัดแค 64B ถูกเก็บไว้ในชิป DRAM แรก (1, 9,..., 57), ไบต์ที่สองไปยังชิป DRAM ที่สอง (2, 10,..., 58), และต่อ ๆ กัน รูปที่ 2 แสดงโครงร่าง sub-block ความพยายามที่
จะลดโทษมิสแคนำ sub-block ที่แทนบรรทัดแคชทั้งหมดจากหน่วยความจำ [9] สำหรับวัตถุประสงค์นี้ แต่ละ sub-block มีบิตของตัวเองถูกต้อง บนแทนบรรทัดแคสกปรก sub-blocks ทั้งหมดของบรรทัดสกปรกจะถูกเขียนลงชิป DRAM รูปที่ 2 แสดงโครงร่างอื่นที่เรียกว่า Fine-grained รวม (FGD) ว่าชุดรูปแบบ PCM [11] และโครงร่างของแคช [4] แต่ละแคบรรทัด word มีบิตสกปรกของตัวเอง เมื่อเขียนคำข้อมูล โดยคำสั่งที่เก็บ บิตสกปรกที่เกี่ยวข้องกับคำถูกตั้งค่าเป็น '1'.

ผลลัพธ์ (ไทย) 3:

รูปที่ 2 แสดงถึงการทำแผนที่ข้อมูลของบรรทัดแคชแบบ 64 B ในชิป DRAM ในรายละเอียด Byte แต่ละครั้งของ 64 บรรทัดแคช B จะมีกระจายอยู่ในชิป DRAM x 8 ไบต์แต่ละครั้งแรกของคำ 8 - byte ใน 64 บรรทัดแคช B จะจัดเก็บไว้ในชิป DRAM ครั้งแรก( 19 .... .... 57 )ไบต์ที่สองไปยังชิป DRAM ที่สอง( 210 .... .... 58 )และดังนั้นจึงออกมา. รูปที่ 2 แสดงรูปแบบคณะอนุกรรมการ - บล็อกได้ซึ่งความพยายาม
ซึ่งจะช่วยในการลดแคชพลาดลูกโทษโดยดึงข้อมูลคณะอนุกรรมการเป็นอาคารก่ออิฐที่มากกว่าบรรทัดแคชทั้งหมดออกจากหน่วยความจำที่[ 9 ] สำหรับการใช้งานนี้คณะอนุกรรมการแต่ละบล็อกมี Bit ที่ถูกต้องของตัวเอง ในการเปลี่ยนสายแคชที่มีข้อมูลอยู่ที่คณะอนุกรรมการบล็อกที่ทั้งหมดของสายสกปรกที่จะถูกเขียนขึ้นโดยในการชิพ DRAMรูปที่ 2 แสดงรูปแบบหนึ่งเรียกว่าเนื้อละเอียดผรุสวาท(ต่อ)โดยโครงสร้าง PCM [ 11 ]และโครงสร้างแคช[ 4 ] คำว่าบรรทัดแคชแต่ละห้องมี Bit สกปรกของตัวมันเอง เมื่อคำว่าข้อมูลที่มีการเขียนโดยชุดคำสั่งจัดเก็บที่ Bit สกปรกที่เกี่ยวข้องกับคำที่ได้ตั้งไว้ที่' 1 '..