The carrier card features two mezza

The carrier card features two mezzanine slots with associated FPGAs (Xilinx Spartan-3A 1400), a Gigabit Ethernet PHY (Marvell 88E1111), a USB 2.0 controller, and an RS-485 controller for serial connections. Board-to-board communication is implemented using 16 single-ended wires between the FPGAs, which can be combined to 8 differential signal lines using the LVDS standard [6]. Global event timing can be realized by using a central clock that is distributed to all carrier cards of the system. On each carrier card a LMK03000 clock conditioner chip is used to create low-jitter clock signals that clock the FPGAs and mezzanine cards. The FPGAs, which run at 120 MHz, generate initial, low-resolution timestamps with a precision of 8.33 ns. A reference signal applied to the 9th DRS4 channel is intended to derive a second, high-resolution timestamp with nanoseconds precision. This timing performance of the system has not yet been demonstrated, however.

ผลลัพธ์ (ไทย) 1:

การขนส่งบัตรคุณลักษณะสองลอยช่อง FPGAs สัมพันธ์ (Xilinx มีนาคม-3A 1400), PHY เป็นกิกะบิตอีเทอร์เน็ต (ห้อง 88E1111), ตัวควบคุม USB 2.0 และตัวควบคุมสำหรับการเชื่อมต่อพอร์ตอนุกรม RS-485 การ คณะกรรมการสื่อสารจะดำเนินการโดยใช้สายเดียวสิ้นสุด 16 ระหว่าง FPGAs ซึ่งสามารถรวมกับบรรทัดส่วนสัญญาณ 8 ใช้ LVDS มาตรฐาน [6] เวลาสากลเหตุการณ์สามารถถูกรับรู้ โดยใช้นาฬิกากลางที่กระจายบัตรผู้ขนส่งทั้งหมดของระบบ ในแต่ละบัตรผู้ขนส่ง LMK03000 ชิปรับนาฬิกาถูกใช้เพื่อสร้างสัญญาณนาฬิกาต่ำกระวนกระวายใจที่นาฬิกา FPGAs และการ์ดลอย FPGAs ที่ทำงานที่ 120 MHz สร้างลงเวลาเริ่มต้น สนับสนุน ด้วยความแม่นยำของ 8.33 ns สัญญาณอ้างอิงกับช่อง DRS4 9 มีวัตถุประสงค์เพื่อได้รับการประทับเวลาที่สอง ความละเอียดสูง ด้วยความแม่นยำ nanoseconds ประสิทธิภาพนี้ช่วงเวลาของระบบได้ไม่ยังถูกแสดง อย่างไรก็ตาม

ผลลัพธ์ (ไทย) 2:

คุณสมบัติผู้ให้บริการบัตรสองช่องที่มีชั้นลอย FPGAs ที่เกี่ยวข้อง (Xilinx Spartan-3A 1400) กิกะบิตอีเทอร์เน็ต PHY (Marvell 88E1111) คอนโทรลเลอร์ USB 2.0 และควบคุม RS-485 สำหรับการเชื่อมต่อแบบอนุกรม คณะกรรมการการสื่อสารเพื่อคณะกรรมการจะดำเนินการใช้ 16 สายเดียวจบระหว่าง FPGAs ซึ่งสามารถนำมารวมกันถึง 8 สายสัญญาณที่แตกต่างกันโดยใช้มาตรฐาน LVDS [6] ระยะเวลาเหตุการณ์ที่ทั่วโลกสามารถรับรู้โดยใช้นาฬิกากลางที่มีการกระจายไปยังผู้ให้บริการบัตรของระบบ ในบัตรแต่ละผู้ให้บริการชิปปรับอากาศนาฬิกา LMK03000 ใช้ในการสร้างสัญญาณนาฬิกาต่ำกระวนกระวายใจว่านาฬิกา FPGAs และบัตรชั้นลอย FPGAs ซึ่งทำงานที่ 120 MHz สร้างเริ่มต้น timestamps ความละเอียดต่ำที่มีความแม่นยำของ 8.33 ns การ สัญญาณอ้างอิงที่ใช้กับช่อง 9 DRS4 มีจุดมุ่งหมายที่จะได้รับเป็นครั้งที่สองความละเอียดสูงประทับเวลาที่มีความแม่นยำนาโนวินาที ระยะเวลาการปฏิบัติงานของระบบนี้ยังไม่ได้รับแสดงให้เห็นถึงอย่างไรก็ตาม

ผลลัพธ์ (ไทย) 3:

ผู้ให้บริการบัตรมีสองช่องพร้อมชั้นลอยที่การออกแบบวงจร spartan-3a 1400 ) , Gigabit Ethernet ( Marvell PHY 88e1111 ) , USB 2.0 ตัวควบคุมและตัวควบคุมสำหรับอนุกรม RS-485 การเชื่อมต่อ คณะกรรมการการสื่อสารคณะกรรมการดำเนินการใช้ 16 เดียวจบสายระหว่างการออกแบบ ซึ่งจะรวมถึง 8 ค่าสายสัญญาณใช้ LVDS มาตรฐาน [ 6 ]เวลาทั่วโลกได้ตระหนักโดยใช้นาฬิกากลางที่กระจายไปทั้งบัตรผู้ให้บริการของระบบ ในบัตรแต่ละผู้ให้บริการเป็น lmk03000 นาฬิกาแอร์ชิปที่ใช้ในการสร้างสัญญาณที่นาฬิกานาฬิกาต่ำ โดยการออกแบบ และ ชั้นลอยการ์ด ในการออกแบบซึ่งวิ่งที่ 120 MHz สร้างเริ่มต้น timestamps ความละเอียดต่ำมีความแม่นยำ 8.33 นว .สัญญาณอ้างอิงใช้กับช่อง 9 drs4 มีวัตถุประสงค์เพื่อสืบทอดวินาที , ความละเอียดสูงเวลากับนาโนวินาทีความละเอียด ช่วงเวลานี้ประสิทธิภาพของระบบยังไม่พบ อย่างไรก็ตาม