Abstract—As the complexity of desig

Abstract—As the complexity of designs increases and technology scales down into the deep-submicron domain, the probability of
malfunctions and failures in the networks-on-chip (NoCs) components increases. In this work, we focus on the study and evaluation of
techniques for increasing reliability and resilience of network interfaces (NIs) within NoC-based multiprocessor system-on-chip
architectures. NIs act as interfaces between intellectual property cores and the communication infrastructure; the faulty behavior of one
of them could affect, therefore, the overall system. In this work, we propose a functional fault model for the NI components by
evaluating their susceptibility to faults. We present a two-level fault-tolerant solution that can be employed for mitigating the effects of
both permanent and temporary faults in the NI. Experimental simulations show that with a limited overhead, we can obtain an NI
reliability comparable to the one obtainable by implementing the system by using standard triple modular redundancy techniques, while
saving up to 48 percent in area, as well as obtaining a significant energy reduction.

ผลลัพธ์ (ไทย) 1:

นามธรรมซึ่งเป็นความซับซ้อนของการออกแบบเพิ่มขึ้นและเทคโนโลยีปรับขนาดลงในโดเมนระดับซับไมครอนลึก ความเป็นไปได้ความบกพร่องและความล้มเหลวในเครือข่ายบนชิ (NoCs) ส่วนประกอบเพิ่ม ในงานนี้ เรามุ่งเน้นการศึกษาและประเมินผลเทคนิคสำหรับการเพิ่มความน่าเชื่อถือและความยืดหยุ่นของเครือข่ายอินเทอร์เฟซ (นิส) ภายใน NoC ที่ใช้มัลติโปรเซสเซอร์ระบบในชิสถาปัตยกรรม พระราชบัญญัตินิสเป็นอินเทอร์เฟซระหว่างแกนทรัพย์สินทางปัญญาและโครงสร้างพื้นฐานการสื่อสาร ลักษณะการทำงานผิดพลาดของพวกเขาอาจมีผลต่อ ดังนั้น ระบบโดยรวม ในงานนี้ เราเสนอแบบจำลองการทำงานบกพร่อง NI ส่วนประกอบด้วยประเมินข้อบกพร่องของพวกเขาง่าย เรานำเสนอโซลูชันทนต่อระดับสองที่สามารถทำงานในการบรรเทาผลกระทบของข้อบกพร่องทั้งถาวร และชั่วคราวใน NI จำลองทดลองแสดงว่า มีโสหุ้ยจำกัด เราสามารถขอ NI เป็นความน่าเชื่อถือเทียบเท่ากับสิทธิที่ได้รับ ด้วยการใช้ระบบโดยการใช้เทคนิคมาตรฐานซ้ำโมดูลาร์สาม หนึ่งในขณะที่บันทึกถึงร้อยละ 48 ในพื้นที่ ตลอดจนรับลดพลังงานสำคัญ

ผลลัพธ์ (ไทย) 2:

เพิ่มขึ้นบทคัดย่อ-เป็นความซับซ้อนของการออกแบบและเทคโนโลยีการชั่งลงไปในโดเมนลึก Submicron น่าจะเป็นของ
ความผิดปกติและความล้มเหลวในเครือข่ายบนชิป (NOCs) การเพิ่มขึ้นของส่วนประกอบ ในงานนี้เรามุ่งเน้นไปที่การศึกษาและการประเมินผลของ
เทคนิคในการเพิ่มความน่าเชื่อถือและความยืดหยุ่นของการเชื่อมต่อเครือข่าย (NIs) ภายใน NOC ตามมัลติโปรเซสเซอร์ระบบบนชิป
สถาปัตยกรรม การกระทำ NIs เป็นอินเตอร์เฟซระหว่างแกนทรัพย์สินทางปัญญาและโครงสร้างพื้นฐานการสื่อสาร; พฤติกรรมที่ผิดพลาดของหนึ่ง
ของพวกเขาอาจมีผลต่อดังนั้นโดยรวมของระบบ ในงานนี้เรานำเสนอรูปแบบความผิดของการทำงานสำหรับส่วนประกอบ NI โดย
การประเมินความอ่อนแอของพวกเขาที่จะผิดพลาด เรานำเสนอวิธีการแก้ปัญหาความผิดพลาดสองระดับที่สามารถนำมาใช้ในการบรรเทาผลกระทบจาก
ความผิดพลาดทั้งถาวรและชั่วคราวใน NI การจำลองการทดลองแสดงให้เห็นว่ามีค่าใช้จ่ายที่ จำกัด เราสามารถได้รับ NI
ความน่าเชื่อถือเทียบเคียงได้กับหนึ่งที่หาได้โดยการใช้ระบบโดยใช้เทคนิคการซ้ำซ้อนแบบแยกส่วนมาตรฐานสามในขณะที่
ประหยัดได้ถึงร้อยละ 48 ในพื้นที่เช่นเดียวกับการได้รับการลดลงอย่างมีนัยสำคัญพลังงาน

ผลลัพธ์ (ไทย) 3:

นามธรรม เช่น ความซับซ้อนของการออกแบบเทคโนโลยีและเพิ่มระดับลงเป็นโดเมน submicron ลึกน่า
รวนและความล้มเหลวในเครือข่ายบนชิป ( NOCs ) เพิ่มคอมโพเนนต์ ในงานวิจัยนี้มุ่งเน้นการศึกษาและประเมินผล
เทคนิคเพื่อเพิ่มความน่าเชื่อถือและความยืดหยุ่นของการเชื่อมต่อเครือข่าย ( NIS ) ภายในน็อกจากมัลติระบบบนชิป
สถาปัตยกรรม . คือทำหน้าที่เป็นอินเตอร์เฟซระหว่างแกนทรัพย์สินทางปัญญาและโครงสร้างพื้นฐานการสื่อสาร พฤติกรรมที่ผิดพลาดของหนึ่ง
ของพวกเขาอาจมีผลต่อ ดังนั้น ระบบโดยรวม ในงานนี้เรานำเสนอรูปแบบของการทำงานสำหรับผมองค์ประกอบ โดยการประเมินความไวของ
ความผิดเรานำเสนอสอง ) การแก้ปัญหาที่สามารถใช้สำหรับผลของ
ทั้งถาวรและชั่วคราวในความผิดฉันบรรเทา . ผลการทดลองแสดงให้เห็นว่า มี ค่าใช้จ่าย จำกัด เราสามารถรับผม
ความน่าเชื่อถือเทียบเท่ากับหนึ่งหาได้โดยการใช้ระบบโดยใช้มาตรฐานสามโมดูล ) เทคนิคในขณะที่
ประหยัดได้ถึง 48 เปอร์เซ็นต์ในพื้นที่รวมทั้งการได้รับพลังงานลดลงอย่างมีนัยสำคัญ