Figure 3: Design of the GPU-CC arch

Figure 3: Design of the GPU-CC architecture. Cores and load-store units communicate via FIFO buffers
and five data lanes named A to E. The single instruction each core executes is stored in a local configuration
register (CR). Only four of the 32 cores and two of the 16 load-store units in an SM are shown for clarity.

ผลลัพธ์ (ไทย) 1:

รูปที่ 3: การออกแบบสถาปัตยกรรม GPU CC แกนและโหลดเก็บหน่วยสื่อสารผ่านบัฟเฟอร์ FIFOและถนนหนทางข้อมูลที่ 5 ชื่อการอี คำเดียวที่ดำเนินการหลักแต่ละไว้ในการกำหนดค่าภายในลงทะเบียน (CR) มีแสดงเพียง 4 แกน 32 และสองหน่วยโหลดเก็บ 16 ใน SM ที่สำหรับความชัดเจน

ผลลัพธ์ (ไทย) 2:

รูปที่ 3: การออกแบบสถาปัตยกรรม GPU-CC แกนและหน่วยโหลดเก็บติดต่อสื่อสารผ่านทางบัฟเฟอร์ FIFO
และห้าเลนข้อมูลชื่อที่จะอีคำสั่งเดียวในแต่ละแกนรันจะถูกเก็บไว้ในการกำหนดค่าในท้องถิ่นลงทะเบียน (CR)
เพียงสี่ของ 32 แกนและสองของ 16 หน่วยโหลดเก็บในเอสเอ็มจะแสดงความชัดเจน

ผลลัพธ์ (ไทย) 3:

รูปที่ 3 : การออกแบบของ gpu-cc สถาปัตยกรรม แกนและโหลดหน่วยเก็บติดต่อสื่อสารผ่านระบบ FIFO และบัฟเฟอร์
เลนห้าข้อมูลตั้งชื่อไป เดียวสอนแต่ละแกนสามารถถูกเก็บไว้ใน
การตั้งค่าท้องถิ่นลงทะเบียน ( CR ) เพียงสี่ของ 32 คอร์และสองของ 16 โหลดเก็บหน่วยใน SM
แสดงเพื่อความชัดเจน