At the core of this camera we find

At the core of this camera we find 2 B&W WDR NSC1005 logarithmic sensors that are slaves to the same controller.
The general specifications of the sensors are given by figure 1. The NSC1005 can deliver constant contrast
sensitivity over 140 dB of dynamic range. Both sensors differential analog outputs are connected to 12 bits differential
ADCs. In this design a FPGA generates all the sensors control signals (Vsync, Vck, Hsync, Hck, RST, RD1 and RD2)
for both sensors resulting in a pixel level synchronization. The digitized left and right pixels levels are then sent to the
FPGA. The FPGA will pack the 12 bits left and right channels to create a single 24 bits channel that is sent to a host
PC (see fig. 2).

ผลลัพธ์ (ไทย) 1:

ของกล้องตัวนี้ เราพบ 2 B & W WDR NSC1005 ลอการิทึมเซ็นเซอร์ที่ทาสกับตัวควบคุมเดียวกันคุณสมบัติทั่วไปของเซนเซอร์ได้ตามรูป 1 NSC1005 สามารถให้ความคมชัดคงไวกว่า 140 dB ของช่วงแบบไดนามิก เชื่อมต่อเซนเซอร์ทั้งแสดงผลแบบแอนะล็อกส่วน 12 บิตที่แตกต่างADCs ในการออกแบบนี้สร้าง FPGA เซ็นเซอร์ทั้งหมดควบคุมสัญญาณ (Vsync, Vck, Hsync, Hck, RST, RD1 และ RD2)สำหรับเซนเซอร์ทั้งสองเกิดในตรงระดับพิกเซล ระดับพิกเซลซ้าย และขวาดิจิทัลแล้วส่งไปFPGA FPGA จะรวบรวมบิต 12 ช่องซ้าย และขวาเพื่อสร้างช่องสัญญาณเดียว 24 บิตที่ถูกส่งไปยังโฮสต์PC (ดู fig. 2)

ผลลัพธ์ (ไทย) 3:

ที่หลักของกล้องนี้เราพบ 2 B & W WDR nsc1005 ลอการิทึมเซ็นเซอร์ที่เป็นทาสของตัวควบคุมเดียวกัน .
ข้อกําหนดทั่วไปของเซ็นเซอร์ จะได้รับ โดยรูปที่ 1 การ nsc1005 สามารถส่งมอบความคมชัด
คงที่กว่า 140 db ของช่วงแบบไดนามิก เซ็นเซอร์ทั้งสองแบบอนาล็อกเอาท์พุทเชื่อมต่อกับ 12 บิตค่า
adcs .ในการออกแบบนี้ FPGA ทั้งหมดสร้างเซ็นเซอร์สัญญาณควบคุม ( VSync vck hsync hck , , , , และ RST , rd1 rd2 )
สำหรับเซ็นเซอร์ทั้งสองเป็นผลในระดับพิกเซลประสาน ดิจิทัลซ้ายและขวาพิกเซลระดับแล้วส่งไปยัง
FPGA ออกแบบจะแพ็ค 12 บิตช่องทางซ้ายและขวาเพื่อสร้างช่องทางเดียว 24 บิตที่ถูกส่งไปยังโฮสต์
เครื่องคอมพิวเตอร์ ( ดูรูปที่ 2 )