Abstract—The second in the Niagara

Abstract—The second in the Niagara series of processors
(Niagara2) from Sun Microsystems is based on the power-ef-
ficient chip multi-threading (CMT) architecture optimized for
Space, Watts (Power), and Performance (SWaP) [SWap Rating
= Performance (Space Power)]. It doubles the throughput
performance and performance/watt, and provides 10 improvement
in floating point throughput performance as compared
to UltraSPARC T1 (Niagara1). There are two 10 Gb Ethernet
ports on chip. Niagara2 has eight SPARC cores, each supporting
concurrent execution of eight threads for 64 threads total. Each
SPARC core has a Floating Point and Graphics unit and an
advanced Cryptographic unit which provides high enough bandwidth
to run the two 10 Gb Ethernet ports encrypted at wire
speeds. There is a 4 MB Level2 cache on chip. Each of the four
on-chip memory controllers controls two FBDIMM channels.
Niagara2 has 503 million transistors on a 342 mm2 die packaged
in a flip-chip glass ceramic package with 1831 pins. The chip is
built in Texas Instruments’ 65 nm 11LM triple-Vt CMOS process.
It operates at 1.4 GHz at 1.1 V and consumes 84 W.
Index Terms—Chip multi-threading (CMT), clocking, computer
architecture, cryptography, low power, microprocessor,
multi-core, multi-threaded, Niagara series of processors, power
efficient, power management, SerDes, SPARC architecture, synchronous
and asynchronous clock domains, system on a chip
(SoC), throughput computing, UltraSPARC T2.

ผลลัพธ์ (ไทย) 1:

บทคัดย่อตัวที่สองในชุดไนแองการาของตัวประมวลผล(Niagara2) จากซันไมโครซิสเต็มส์ยึดอำนาจ-ef -ficient ชิหลายเธรด (CMT) สถาปัตยกรรมเหมาะพื้นที่ วัตต์ (Power), และ (SWaP) [สลับจัดอันดับประสิทธิภาพ=ประสิทธิภาพ (พื้นที่พลังงาน)] มันคู่สามารถประมวลผลได้ประสิทธิภาพและประสิทธิภาพ/วัตต์ และปรับปรุง 10ประสิทธิภาพสูงจุดลอยตัวเป็นการเปรียบเทียบให้ UltraSPARC T1 (Niagara1) มี 10 สองอีเทอร์เน็ตกิกะไบต์พอร์ตในชิป Niagara2 มีแกน SPARC แปด สนับสนุนแต่ละการดำเนินการพร้อมกัน 8 เธรดสำหรับกระทู้รวม 64 แต่ละหลัก SPARC มีหน่วยจุดลอยและกราฟิกและหน่วยที่เข้ารหัสลับซึ่งมีแบนด์วิธเพียงพอสูงขั้นสูงการเรียกใช้พอร์ต 2 ของอีเทอร์เน็ต 10 Gb เข้าที่สายความเร็วในการ ยังมีแค Level2 4 MB บนชิพ สี่แห่งบนชิสอง FBDIMM ช่องควบคุมตัวควบคุมหน่วยความจำNiagara2 มี transistors 503 ล้านตายมม 2 ได้ 342 ภายที่บรรจุในการชิพลิกแก้วเซรามิกแพคเกจกับหมุด 1831 ชิพมีสร้างขึ้นในเครื่องมือของรัฐเทกซัส 65 nm 11LM ทริ Vt CMOS กระบวนการมันทำงานที่ 1.4 GHz ที่ 1.1 V และใช้ 84 W.คำดัชนี — ชิหลายเธรด (CMT), ตอกบัตร คอมพิวเตอร์สถาปัตยกรรม เข้ารหัส พลังงานต่ำ ประมวล ผลหลายหลัก หลาย เธรด ชุดไนแองการาของโปรเซสเซอร์ พลังงานมีประสิทธิภาพ พลังจัดการ SerDes, SPARC สถาปัตยกรรม แบบซิงโครนัสและโด เมนนาฬิกาแบบอะซิงโครนัส ระบบบนชิปที่(SoC), อัตราความเร็วในการคำนวณ UltraSPARC T2

ผลลัพธ์ (ไทย) 2:

บทคัดย่อ-ที่สองในซีรีส์ไนแอการาของตัวประมวลผล
(Niagara2) จาก Sun Microsystems
จะขึ้นอยู่กับพลังงานประสิทธิผลชิปficient แบบมัลติเธรด (CMT)
สถาปัตยกรรมเหมาะสำหรับพื้นที่วัตต์(ไฟฟ้า) และผลการปฏิบัติงาน (Swap) [Swap การจัดอันดับ
= ผลการปฏิบัติงาน (พาวเวอร์อวกาศ)] มันคู่ทางเข้าปฏิบัติงานและผลการปฏิบัติงาน / วัตต์และให้ 10 การปรับปรุงในจุดประสิทธิภาพผ่านลอยเมื่อเทียบกับการUltraSPARC T1 (Niagara1) มีสอง 10 Gb อีเธอร์เน็ตที่มีพอร์ตบนชิป Niagara2 มีแปดแกน SPARC แต่ละการสนับสนุนการดำเนินการพร้อมกันแปดกระทู้64 หัวข้อรวม แต่ละหลัก SPARC มีจุดลอยและหน่วยกราฟิกและขั้นสูงหน่วยการเข้ารหัสลับซึ่งมีแบนด์วิดธ์สูงพอที่จะเรียกทั้งสอง10 Gb พอร์ตอีเธอร์เน็ตที่เข้ารหัสสายความเร็ว มี 4 MB แคช Level2 บนชิปคือ แต่ละแห่งที่สี่ตัวควบคุมหน่วยความจำบนชิปควบคุมสองช่องทาง FBDIMM. Niagara2 มี 503000000 ทรานซิสเตอร์ใน 342 mm2 ตายบรรจุในแก้วพลิกชิปแพคเกจเซรามิกที่มี1,831 หมุด ชิปจะถูกสร้างขึ้นใน Texas Instruments '65 นาโนเมตร 11LM สาม Vt กระบวนการ CMOS. มันทำงานที่ 1.4 GHz ที่ 1.1 V และสิ้นเปลือง 84 ดับบลิวดัชนีข้อตกลงชิปแบบมัลติเธรด(CMT) clocking คอมพิวเตอร์สถาปัตยกรรมวิทยาการพลังงานต่ำ, ไมโครโปรเซสเซอร์แบบmulti-core, แบบมัลติเธรดชุดไนแอการาของตัวประมวลผลพลังงานที่มีประสิทธิภาพการจัดการพลังงานSerDes สถาปัตยกรรม SPARC, ซิงโครโดเมนนาฬิกาและไม่ตรงกันระบบบนชิป(SoC) ผ่านคอมพิวเตอร์, UltraSPARC T2

ผลลัพธ์ (ไทย) 3:

บทคัดย่อ สองในชุดของน้ำตกไนการ่า (
( niagara2 ) จากซัน ไมโครซิสเต็มส์ ขึ้นอยู่กับพลัง EF -
ficient ชิปแบบหลายเธรด ( CMT ) สถาปัตยกรรม (
พื้นที่วัตต์ ( ไฟ ) และการปฏิบัติ ( swap ) [ สลับอันดับ
= ประสิทธิภาพไฟฟ้า ( พื้นที่ ) ] มันเพิ่มอัตราความเร็ว
ประสิทธิภาพและสมรรถนะ / และมีการปรับปรุง
10 วัตต์ในจุดลอยประสิทธิภาพเมื่อเทียบกับอัตราความเร็ว ultrasparc T1
( niagara1 ) มีอยู่สอง 10 GB Ethernet
พอร์ตบนชิป niagara2 มี 8 แกนสปาร์คแต่ละสนับสนุน
พร้อมกันการแปดหัวข้อ 64 หัวข้อรวม แต่ละ
สปาร์คหลักมีจุดลอยและกราฟิกหน่วยและหน่วยซึ่งมีขั้นสูงการเข้ารหัสลับ

แบนด์วิดธ์มากพอวิ่งสอง 10 GB Ethernet เข้ารหัสที่ความเร็วสาย

มี 4 MB level2 แคชบนชิป แต่ละสี่
บนหน่วยความจำควบคุมการควบคุมสองช่อง fbdimm .
niagara2 มี 503 ล้านทรานซิสเตอร์ใน 342 แน่นตายบรรจุ
ในฟลิป ชิพแก้วเซรามิคชุดอุปกรณ์ขา ชิป
สร้างใน Texas Instruments ' 65 nm 11lm สามกระบวนการ CMOS VT .
ดําเนินงานที่ 1.4 GHz ที่ 11 V และใช้ 84 W .
ดัชนีด้านชิปแบบหลายเธรด ( CMT ) , นาฬิกา , คอมพิวเตอร์
สถาปัตยกรรม , การเข้ารหัส , พลังงานต่ำ , ไมโครโปรเซสเซอร์
มัลติคอร์แบบมัลติเธรด , น้ำตกไนแองการ่า , ชุดของโปรเซสเซอร์พลังงาน
ที่มีประสิทธิภาพ , การจัดการ , นำมาใช้สถาปัตยกรรม SPARC พลังงาน Synchronous และ Asynchronous โดเมน
นาฬิการะบบบนชิป
( ส ) , ระบบคอมพิวเตอร์ , ultrasparc T2