B. Performance EvaluationAs most of

B. Performance Evaluation
As most of PARSEC-2 programs have large working set
size [3], larger cache size can considerably decrease references
to the main memory. This is also observed in Figure 6 that
reports number of misses per thousand instructions (MPTI) in
L2 cache. Although the 8MB STT-RAM L2 cache results in
lower MPTI for most programs, this improvement should not
directly be translated into IPC improvement. Figure 7 confirms
these findings. It shows only 13% IPC improvement for the
STT-RAM architecture and 5% IPC improvement for the
proposed hybrid architecture. Here we point out that, although
the 8MB STT-RAM cache increases L2 hit rate and hence the
average IPC, due to the program behavior and its memory
references, it cannot last for a long time and some lines face
quick wear-out. Besides, size of the evaluated hybrid cache is
conservatively fixed at 4MB. If we consider a hybrid cache
with equal area of baselines, higher L2 cache hit rate and more
IPC improvement is expected. In short, our proposal guarantees
no degradation in performance with respect to the traditional
SRAM cache especially for applications with large WWS.

ผลลัพธ์ (ไทย) 1:

เกิดประเมินประสิทธิภาพเป็นส่วนใหญ่ PARSEC 2 โปรแกรมได้ทำงานใหญ่ที่ตั้ง [3], ขนาดใหญ่ขนาดแคสามารถมากลดการอ้างอิงหน่วยความจำหลัก นี้จะสังเกตในรูปที่ 6 ที่รายงานจำนวนพุ่งต่อพันคำ (MPTI) ในแคช L2 แม้ว่าผลแคช L2 STT RAM 8MBMPTI ล่างสำหรับโปรแกรมส่วนใหญ่ การปรับปรุงนี้ไม่ควรโดยตรงสามารถแปลเป็นปรับปรุง IPC รูปที่ 7 ยืนยันค้นพบเหล่านี้ แสดงการปรับปรุงของ IPC 13% เท่านั้นสำหรับการSTT RAM สถาปัตยกรรมและ 5% IPC ปรับปรุงการ สถาปัตยกรรมแบบผสมผสานนำเสนอ ที่นี่เราชี้ให้เห็นว่า แม้ว่า อัตราการเข้าชมเพิ่มแค STT RAM 8MB L2 และดังนั้นการเฉลี่ย IPC ครบกำหนดลักษณะการทำงานของโปรแกรมและหน่วยความจำของอ้างอิง ที่มันไม่สุดท้ายสำหรับเวลานานและหน้าบางบรรทัดด่วนชุดออก สำรอง มีขนาดแคชของค่าผสมconservatively คงที่ 4MB ถ้าเราพิจารณาแคไฮบริดด้วยพื้นที่เส้นเท่า สูงกว่า L2 แคชตีอัตราและอื่น ๆคาดว่าจะปรับปรุง IPC ในระยะสั้น ข้อเสนอของเรารับประกันไม่ลดประสิทธิภาพการทำงานกับแบบดั้งเดิมแค SRAM โดยเฉพาะอย่างยิ่งสำหรับโปรแกรมขนาดใหญ่ WWS

ผลลัพธ์ (ไทย) 2:

บีประเมินผลการปฏิบัติในฐานะที่เป็นที่สุดของโปรแกรมพาร์เซก-2 มีชุดทำงานขนาดใหญ่ขนาด[3] ขนาดแคชที่มีขนาดใหญ่มากสามารถลดการอ้างอิงไปยังหน่วยความจำหลัก นี้ยังเป็นที่สังเกตในรูปที่ 6 ที่รายงานจำนวนพลาดท่าต่อพันคำแนะนำ(MPTI) ในแคชL2 แม้ว่า 8MB STT-RAM L2 แคชผลลัพธ์ในMPTI ที่ต่ำกว่าสำหรับโปรแกรมส่วนใหญ่ปรับปรุงนี้ไม่ควรโดยตรงแปลเป็นปรับปรุงIPC รูปที่ 7 ยืนยันการค้นพบนี้ มันแสดงให้เห็นเพียง 13% การปรับปรุง IPC สำหรับสถาปัตยกรรมSTT-RAM และ 5% สำหรับการปรับปรุง IPC สถาปัตยกรรมไฮบริดที่นำเสนอ ที่นี่เราชี้ให้เห็นว่าแม้ว่า8MB แคช STT-RAM เพิ่มอัตราการตี L2 และด้วยเหตุนี้IPC เฉลี่ยเนื่องจากการทำงานของโปรแกรมและหน่วยความจำอ้างอิงมันไม่สามารถมีอายุการใช้งานเป็นเวลานานและเส้นบางเผชิญกับการสวมใส่ออกอย่างรวดเร็ว นอกจากนี้ขนาดของแคชไฮบริดได้รับการประเมินเป็นที่คงอนุรักษ์นิยมที่ 4MB ถ้าเราพิจารณาแคชไฮบริดที่มีพื้นที่เท่ากันของเส้นเขตแดน, อัตราการตีแคช L2 ที่สูงขึ้นและมากขึ้นปรับปรุงIPC คาดว่า ในระยะสั้นข้อเสนอของเรารับประกันการย่อยสลายไม่มีในการปฏิบัติด้วยความเคารพแบบแคชSRAM โดยเฉพาะอย่างยิ่งสำหรับการใช้งานที่มีขนาดใหญ่ WWS

ผลลัพธ์ (ไทย) 3:

การประเมินประสิทธิภาพ B .
เป็นส่วนใหญ่ของโปรแกรม parsec-2 มีขนาดใหญ่ชุดทำงาน
ขนาด [ 3 ] , ขนาดใหญ่ขนาดแคชสามารถมากลดการอ้างอิง
ไปยังหน่วยความจำหลัก นี้ยังพบในรูปที่ 6 ที่
รายงานจํานวนคิดถึงต่อพันคําแนะนํา ( mpti )
L2 แคช แม้ว่า 8MB stt-ram L2 แคชผลลัพธ์ใน
mpti ต่ำสำหรับโปรแกรมส่วนใหญ่ การปรับปรุงนี้ไม่ควร
โดยตรงสามารถแปลเป็นปรับปรุง : . รูปที่ 7 ยืนยัน
พบเหล่านี้ มันแสดงให้เห็นเพียง 13% IPC ปรับปรุง
stt-ram สถาปัตยกรรมและปรับปรุงเพิ่มสูงขึ้น 5 %
เสนอสถาปัตยกรรมลูกผสม ที่นี่เราชี้ให้เห็นว่าแม้ว่า
stt-ram L2 แคช 8MB เพิ่มอัตราการตีและด้วยเหตุนี้
CPI เฉลี่ย เนื่องจากโปรแกรมพฤติกรรมและการอ้างอิงหน่วยความจำ
ของมันมันสามารถสุดท้ายเป็นเวลานานและเส้นบางหน้า
ด่วนสวมออก นอกจากนี้ ขนาดของแบบไฮบริดแคช
อนุรักษ์นิยมที่ 4MB . ถ้าเราพิจารณาลูกผสมที่มีพื้นที่เท่ากัน
แคช L2 สูงกว่าอัตราการตีหมุด , แคชและเพิ่มเติม
IPC คือการปรับปรุงอย่างต่อเนื่อง ในสั้น รับประกันไม่มีประสิทธิภาพการย่อยสลายในข้อเสนอของเรา

ด้วยความเคารพแบบดั้งเดิมโดยเฉพาะอย่างยิ่งสำหรับการใช้งาน wws SRAM แคชที่มีขนาดใหญ่