fractional divider in the PLL such

fractional divider in the PLL such that dr_clk, cmp_clk, and
ref_clk always have a coincident rising edge.
The only part that remains in the scheme is to generate
the sync pulses. For maximum theoretical skew tolerance,
in a CMP-DR crossing, the CMP rising edge that is closest
to the center of the slow clock cycle at the domain crossing
boundary is chosen. If two CMP edges are equidistant from the
midpoint of the slow clock cycle, the earlier edge is chosen.
This tends to roughly equalize setup and hold margins (with
a slight bias for setup time) in any given slow clock cycle .
Referring back to Fig. 13, if the setup margin for any cycle
is , the hold margin for that cycle is given by
, where the slow clock period is
. For CMP:DR ratios, is in the range {0,3}, and
hence there are four possible unique positions in each ratio. The
margin (or equivalently, skew bounds) for ratioed synchronous
crossings can further be expressed as shown in Table I.
From Table I, higher ratios of are better, while lower
CMP frequency gives more margin. Since DR frequency remains
constant for a given DRAM choice, it is not clear whether
the margin improves or reduces as one moves down the ratio
table. So an entire table of sync pulses is built based on the al

ผลลัพธ์ (ไทย) 1:

แบ่งเศษใน PLL ดังกล่าวว่า dr_clk, cmp_clk และref_clk มักจะมีขอบสูงขึ้นตรงกับส่วนเดียวที่ยังคงอยู่ในแผนงานจะสร้างกะพริบซิงค์ สูงสุดที่ทฤษฎีเอียงยอมรับในการ CMP DR ข้าม CMP ขึ้นขอบที่ใกล้เคียงที่สุดศูนย์ของวงจรนาฬิกาช้าที่ข้ามโดเมนเลือกขอบเขต ถ้าสอง CMP ขอบกั้นจากจุดกึ่งกลางของวงจรนาฬิกาช้า จะเลือกขอบก่อนหน้านี้มีแนวโน้มประมาณป้อนกล่องตั้งค่า และกดค้างไว้ (กับอคติเล็กน้อยสำหรับเวลาเซ็ตอัพ) ในวงจรนาฬิกาช้าให้อ้างอิงกลับไปถึง Fig. 13 ถ้าการตั้งค่าขอบสำหรับวงจรใด ๆถูก กำไรค้างสำหรับวงจรที่ถูกกำหนดโดยระยะเวลานาฬิกาช้าอยู่. สำหรับอัตราส่วน CMP:DR อยู่ในช่วง { 0,3 } และดังนั้นจึง มีสี่ตำแหน่งไม่ซ้ำกันได้ในแต่ละอัตราส่วน ที่ขอบ (หรือ equivalently เอียงขอบเขต) สำหรับ ratioed แบบซิงโครนัสสามารถเพิ่มเติมแสดงหละหลวมดังแสดงในตารางที่ผมจากตาราง อัตราส่วนสูงดี ในขณะที่ต่ำกว่าความถี่ CMP ให้กำไรเพิ่มมากขึ้น เนื่องจากยังคงความถี่ DRคงที่สำหรับ DRAM เลือกกำหนด ไม่ชัดเจนหรือไม่หลักประกันเพิ่ม หรือลดเป็นหนึ่งย้ายลงอัตราส่วนตาราง เพื่อสร้างตารางทั้งหมดของซิงค์กะพริบ ตาม

ผลลัพธ์ (ไทย) 2:

ส่วนแบ่งใน PLL ดังกล่าวที่ dr_clk, cmp_clk และ
ref_clk มักจะมีขอบประจวบเพิ่มขึ้น. เพียงส่วนหนึ่งที่ยังคงอยู่ในโครงการคือการสร้างพัลส์ซิงค์ สำหรับความอดทนเอียงสูงสุดทางทฤษฎีในข้าม CMP-DR ขอบเพิ่มขึ้น CMP ที่ใกล้เคียงกับศูนย์ของวงจรนาฬิกาช้าข้ามโดเมนเขตแดนที่ถูกเลือก ถ้าสองขอบ CMP มีระยะห่างเท่ากันจากจุดกึ่งกลางของรอบสัญญาณนาฬิกาช้าขอบก่อนหน้านี้ได้รับการแต่งตั้ง. นี้มีแนวโน้มที่ประมาณเท่ากันการติดตั้งและถืออัตรากำไรขั้นต้น (มีอคติเล็กน้อยสำหรับเวลาการติดตั้ง) ในวงจรนาฬิกาช้าใดก็ตาม. หมายกลับไปที่รูป . 13 ถ้าอัตรากำไรขั้นต้นสำหรับการติดตั้งวงจรใด ๆ ที่มีอัตรากำไรขั้นต้นไว้สำหรับรอบที่จะได้รับโดยที่ระยะเวลาที่นาฬิกาช้าคือ สำหรับซีเอ็มพี: อัตราส่วน DR ที่อยู่ในช่วง {0,3} และด้วยเหตุนี้มีสี่ตำแหน่งที่ไม่ซ้ำกันในอัตราส่วนที่เป็นไปได้ในแต่ละ อัตรากำไรขั้นต้น (หรือเท่ากันขอบเขตเอียง) สำหรับซิงโคร ratioed ข้ามต่อไปสามารถแสดงดังแสดงในตารางที่หนึ่งจากตารางที่อัตราส่วนที่สูงขึ้นของจะดีกว่าในขณะที่ต่ำกว่าความถี่ซีเอ็มพีจะช่วยให้อัตรากำไรขั้นต้นมากขึ้น ตั้งแต่ความถี่ DR ยังคงอยู่อย่างต่อเนื่องสำหรับทางเลือกของDRAM ได้รับก็ยังไม่ชัดเจนว่าอัตรากำไรขั้นต้นช่วยเพิ่มหรือลดเป็นหนึ่งเลื่อนลงอัตราส่วนตาราง ดังนั้นทั้งตารางของพัลส์ซิงค์สร้างขึ้นบนพื้นฐานอัล

ผลลัพธ์ (ไทย) 3:

เศษส่วนแบ่งในการเชื่อมต่อ เช่น dr_clk cmp_clk , ,
ref_clk มักจะมีตรงขอบที่เพิ่มขึ้น .
ส่วนหนึ่งเท่านั้นที่ยังคงอยู่ในโครงการคือการสร้าง
ซิงค์พั . สำหรับทฤษฎีสูงสุดบิดเบือนความอดทน
ใน cmp-dr ข้ามขอบที่เพิ่มขึ้น , ประสิทธิภาพที่ใกล้เคียง
ไปยังศูนย์ของช้านาฬิการอบที่โดเมนข้าม
ขอบเขตที่เลือกถ้าสอง CMP ขอบเท่ากันจาก
จุดกึ่งกลางของรอบนาฬิกาช้า ขอบก่อนหน้านี้ใช้ .
นี้มีแนวโน้มที่จะติดตั้งประมาณเท่ากันและถือขอบ ( ที่มีอคติเล็กน้อย
เวลาติดตั้ง ) ให้ช้านาฬิการอบ
อ้างอิงกลับไปยังรูปที่ 13 ถ้าขอบการตั้งค่าใด ๆรอบ
คือระยะขอบสำหรับวงจรที่ให้โดย
ที่ระยะเวลานาฬิกาช้า

สำหรับอัตราส่วนประสิทธิภาพ : ดร ,อยู่ในช่วง { 0 , 3 } ,
จึงมีสี่เป็นไปได้เฉพาะตำแหน่งในแต่ละอัตราส่วน
ขอบ ( หรือก้อง , ลาดขอบเขต ) สำหรับ ratioed synchronous
วกเพิ่มเติมสามารถแสดง ดังแสดงในตารางที่ I .
จากโต๊ะผม สูงกว่าอัตราส่วนที่ดีในขณะที่ลด
CMP ความถี่ให้กำไรมากขึ้น ตั้งแต่ ดร ความถี่คงที่ยังคง
ให้ DRAM ทางเลือก มันไม่ชัดเจนว่า
ขอบเพิ่มหรือลดเป็นหนึ่งย้ายลงอัตราส่วน
โต๊ะ ดังนั้นทั้งโต๊ะซิงค์กะพริบถูกสร้างขึ้นบนพื้นฐานของอัล