To bitsliced implement the operatio

To bitsliced implement the operations, we gather the bits with index yz, i.e. bits with same row index and
same slice index are gathered together. We call the resulted bit set a lane1, in which all bits will be settled in the
same register in our implementations. And we rearrange the state in a way as depicted in Figure 3a.
We then use the following conventions. Let S denotes the complete state, then S[;y; z] denotes a particular
lane. In implementations for Scenario 1, two lanes of one state S[;y; z] and S[;y+2; z] (y 2 f0;1g , z 2 f0; : : : ;3g)
are stored in one register, in the low half and high half respectively. In Scenario 2, two lanes of two states S[;y; z]
and S0[;y; z] (y 2 f0; : : : ;3g, z 2 f0; : : : ;3g) are stored in one register to process two blocks in parallel.
The rearrangement of the state takes 2 clocks per bit using rotate through carry instructions (ROL and ROR).
Thus, rearranging the input state and back rearranging the output state take 4 clocks per bits.

ผลลัพธ์ (ไทย) 2:

เพื่อ bitsliced ​​ดำเนินการการดำเนินงานที่เรารวบรวมบิตที่มีค่าดัชนี? YZ
บิตกล่าวคือมีค่าดัชนีแถวเดียวกันและดัชนีชิ้นเดียวกันมีการรวมตัวกัน เราเรียกผลบิตที่กำหนด lane1
ซึ่งในบิตทั้งหมดจะถูกตัดสินในทะเบียนเดียวกันในการใช้งานของเรา และเราจัดเรียงของรัฐในทางที่เป็นที่ปรากฎในรูปที่ 3a.
จากนั้นเราจะใช้การประชุมดังต่อไปนี้ ให้ S หมายถึงรัฐที่สมบูรณ์แล้ว S [; Y; ซี]
หมายถึงเฉพาะช่องทาง ในการใช้งานเป็นเวลา 1 สถานการณ์สองเลนของรัฐหนึ่ง S [; Y; ซี] และ S [; Y + 2; ซี] (y 2 F0; 1g, ซี 2 F0;:::; 3G)
จะถูกเก็บไว้ในทะเบียนในช่วงครึ่งครึ่งต่ำและสูงตามลำดับ ในกรณีที่ 2, ถนนสองเลนของสองรัฐ S [; Y; ซี]
และ S0 [; Y; ซี] (y 2 F0;:::; 3g, ซี 2 F0;:::; 3G) จะถูกเก็บไว้ในการลงทะเบียนในการประมวลผลสองช่วงตึกในแบบคู่ขนาน.
ปรับปรุงใหม่ของรัฐที่ใช้เวลา 2 นาฬิกาต่อบิตใช้หมุนผ่านการดำเนินการคำแนะนำ (ROL และ ROR).
ดังนั้นการจัดเรียงของรัฐเข้าและหลังการจัดเรียงของรัฐออกใช้เวลา 4 นาฬิกาบิตต่อ

ผลลัพธ์ (ไทย) 3:

เพื่อ bitsliced ใช้งานเรารวบรวมบิตกับดัชนี  yz เช่นบิตที่มีดัชนีและดัชนีแถวเดียวกัน
ชิ้นเดียวกันมาด้วยกัน เราเรียกว่าบิตตั้ง lane1 ในที่ทุกบิตจะถูกตัดสินใน
ลงทะเบียนเดียวกันในการใช้งานของเรา และเราจัดเรียงของรัฐในทางที่เป็นภาพในรูป 3A .
เราใช้ข้อตกลงดังต่อไปนี้ ให้แสดงสภาพสมบูรณ์จากนั้น [ s  ; Y ; Z ] หมายถึง เลน โดยเฉพาะ

ในการใช้งานสำหรับสถานการณ์ 1 สองเลนของรัฐหนึ่ง  [ s ; Y ; Z ] และ [ s  ; Y ; Z ] ( Y 2 ละ ; 1G , Z 2 ละ ; : : : ; G )
จะถูกเก็บไว้ในบันทึกในครึ่งและครึ่งสูงต่ำตามลำดับ ในสถานการณ์ที่ 2 สองเลน สองรัฐ  [ s ]
; Y ; Z และ  Name [ ; Y ; Z ] ( Y 2 ละ ; : : : ; G , Z 2 ละ ; : : : ; G ) จะถูกเก็บไว้ในการลงทะเบียนกระบวนการบล็อกสองขนาน
ใหม่ของรัฐจะใช้เวลา 2 นาฬิกาต่อบิตใช้หมุนผ่านมีคําแนะนํา ( และบทประ .
ดังนั้นการจัดเรียงข้อมูลและจัดเรียงออกรัฐกลับรัฐใช้ 4 นาฬิกาต่อบิต