A Phase Locked Loop (PLL) circuit i

A Phase Locked Loop (PLL) circuit is provided that can be enabled to multiply the clock frequency by 4. Thus, for a crystal clock frequency of 10MHz, theinternal operation frequency will be multiplied to 40MHz. The PLL mode is enabled when the oscillator configuration bits are programmed for HS mode.

ผลลัพธ์ (ไทย) 1:

วงจรเฟสล็อกลูป (PLL) ได้ โดยที่คุณสามารถเปิดใช้การคูณความถี่นาฬิกา โดย 4 ดังนั้น สำหรับความคริสตัลนาฬิกาถี่ 10MHz ความถี่ theinternal การดำเนินงานจะถูกคูณกับ 40MHz เปิดโหมด PLL เมื่อบิตการตั้งค่าคอนฟิก oscillator เป็นโปรแกรมสำหรับโหมด HS

ผลลัพธ์ (ไทย) 2:

เฟสล็อกลูป (PLL) วงจรที่ให้บริการที่สามารถใช้งานคูณความถี่สัญญาณนาฬิกาโดย 4. ดังนั้นสำหรับความถี่สัญญาณนาฬิกาผลึกของ 10MHz ความถี่ theinternal การดำเนินงานจะมีการขยายตัวเพิ่ม 40MHz โหมด PLL ถูกเปิดใช้งานเมื่อบิตการกำหนดค่า oscillator มีโปรแกรมสำหรับโหมด HS

ผลลัพธ์ (ไทย) 3:

เฟสล็อคลูป ( PLL ) เป็นวงจรให้สามารถเปิดคูณความถี่นาฬิกาโดย 4 ดังนั้น สำหรับนาฬิกาคริสตัลความถี่ของการดำเนินงานใน 10mhz ความถี่จะถูกคูณไป 40mhz . โหมดการเชื่อมต่อถูกเปิดใช้งานเมื่อการตั้งค่าการบิตเป็นโปรแกรมสำหรับโหมด HS .