The lock-step execution model of GP

The lock-step execution model of GPU requires a warp to have the
data blocks for all its threads before execution. However, there is
a lack of salient cache mechanisms that can recognize the need of
managing GPU cache blocks at the warp level for increasing the
number of warps ready for execution. In addition, warp scheduling
is very important for GPU-specific cache management to reduce
both intra- and inter-warp conflicts and maximize data locality.
In this paper, we propose a Divergence-Aware Cache (Da-
Cache) management that can orchestrate L1D cache management
and warp scheduling together for GPGPUs. In DaCache, the insertion
position of an incoming data block depends on the fetching
warp’s scheduling priority. Blocks of warps with lower priorities
are inserted closer to the LRU position of the LRU-chain so
that they have shorter lifetime in cache. This fine-grained insertion
policy is extended to prioritize coherent loads over divergent
loads so that coherent loads are less vulnerable to both inter- and
intra-warp thrashing. DaCache also adopts a constrained replacement
policy with L1D bypassing to sustain a good supply of Fully
Cached Warps (FCW), along with a dynamic mechanism to adjust
FCW during runtime. Our experiments demonstrate that DaCache
achieves 40.4% performance improvement over the baseline GPU
and outperforms two state-of-the-art thrashing-resistant techniques
RRIP and DIP by 40% and 24.9%, respectively.

ผลลัพธ์ (ไทย) 1:

รูปแบบการดำเนินการขั้นตอนล็อคของ GPU ต้องแปรปรวนไปได้บล็อกข้อมูลในหัวข้อความทั้งหมดก่อนการดำเนินการ อย่างไรก็ตาม มีการขาดกลไกการแคเด่นที่สามารถรับรู้ความต้องการของการจัดการบล็อกแค GPU ระดับแปรปรวนสำหรับการเพิ่มการจำนวน warps พร้อมสำหรับการดำเนินการ นอกจากนี้ เส้นยืนการจัดกำหนดการเป็นสิ่งสำคัญมากสำหรับการจัดการแคเฉพาะ GPU เพื่อลดทั้ง warp อินทรา และ inter ความขัดแย้ง และเพิ่มข้อมูลท้องถิ่นในเอกสารนี้ เราเสนอแค Divergence ทราบ (ดา-จัดการแค) ที่สามารถ orchestrate L1D แคจัดการและเส้นยืนการวางแผนร่วมกันสำหรับ GPGPUs ใน DaCache การแทรกตำแหน่งของการบล็อกข้อมูลขาเข้าขึ้นอยู่กับการดึงข้อมูลแปรปรวนของระดับความสำคัญของการจัดกำหนดการ บล็อกของ warps ด้วยระดับความสำคัญต่ำจะใส่ใกล้กับตำแหน่ง LRU LRU-โซ่ดังนั้นว่า พวกเขามีอายุการใช้งานสั้นลงในแคช แทรกนี้ทรายแป้งละเอียดนโยบายขยายสำคัญ coherent โหลดผ่านขันติธรรมโหลดที่โหลด coherent จะเสี่ยงน้อยทั้งอินเตอร์- และthrashing อินทราแปรปรวน DaCache ยัง adopts แทนจำกัดนโยบายกับ L1D เลี่ยงหนุนดีใส่ของเต็มแค Warps (เอฟซีดับเบิลยู), พร้อมกับกลไกการปรับปรุงแบบไดนามิกเอฟซีดับเบิลยูขณะรันไทม์ สาธิตทดลองของเราที่ DaCacheได้รับการปรับปรุงประสิทธิภาพ 40.4% ผ่านพื้นฐาน GPUและ outperforms สองสมัยของเทคนิค thrashing ทนRRIP และแช่น้ำ 40% และ 24.9% ตามลำดับ

ผลลัพธ์ (ไทย) 2:

การดำเนินการรูปแบบการล็อคขั้นตอนของ GPU
ที่ต้องใช้ความวิปริตที่จะมีบล็อกข้อมูลสำหรับทุกกระทู้ก่อนที่จะดำเนินการ แต่มีการขาดกลไกแคชเด่นที่สามารถตระหนักถึงความจำเป็นของการจัดการบล็อกแคชGPU ที่ระดับวิปริตการเพิ่มจำนวนของการประลองยุทธ์พร้อมสำหรับการดำเนินการ นอกจากนี้การตั้งเวลาวิปริตเป็นสิ่งสำคัญมากสำหรับการจัดการแคชเฉพาะ GPU ที่จะลดทั้งความขัดแย้งระหว่างintra- และวิปริตและเพิ่มข้อมูลสถานที่. ในบทความนี้เราเสนอแคช Divergence-Aware (Da- Cache) การจัดการที่สามารถแต่ง L1D การจัดการแคชและการกำหนดเวลาวิปริตร่วมกันเพื่อGPGPUs ใน DaCache, แทรกตำแหน่งของบล็อกข้อมูลที่เข้ามาขึ้นอยู่กับการเรียกลำดับความสำคัญของการจัดตารางเวลาวิปริต บล็อกของประลองยุทธ์กับลำดับความสำคัญลดลงจะถูกแทรกใกล้ชิดกับตำแหน่งของอาร์อาร์โซ่เพื่อว่าพวกเขามีอายุการใช้งานสั้นลงในแคช นี้แทรกละเอียดนโยบายจะขยายไปยังโหลดกันจัดลำดับความสำคัญที่แตกต่างกันมากกว่าโหลดเพื่อให้โหลดกันมีความเสี่ยงน้อยที่จะทั้งระหว่างและภายในวิปริตหวด DaCache ยัง adopts แทน จำกัดนโยบาย L1D อ้อมที่จะรักษาอุปทานที่ดีของครบวาปตัวแคช(FCW) พร้อมกับกลไกแบบไดนามิกเพื่อปรับFCW ในระหว่างการทำงาน การทดลองของเราแสดงให้เห็นว่า DaCache ประสบความสำเร็จในการปรับปรุงประสิทธิภาพ 40.4% ในช่วง GPU พื้นฐานและมีประสิทธิภาพดีกว่าสองรัฐของศิลปะเทคนิคการนวดที่ทนRRIP และกรมทรัพย์สินทางปัญญาได้ถึง 40% และ 24.9% ตามลำดับ

ผลลัพธ์ (ไทย) 3:

ขั้นตอนการล็อครูปแบบของ GPU ต้องวิปริตมี
ข้อมูลบล็อกสำหรับกระทู้ทั้งหมดก่อนการประหาร อย่างไรก็ตาม มีการขาดกลไกแคชเด่นที่สามารถรับรู้ความต้องการของ
การจัดการบล็อกแคช GPU ที่ระดับวาปเพิ่ม
จำนวนบิดเบี้ยวพร้อมสำหรับการ นอกจากนี้ การจัดตาราง
บิดเป็นสิ่งสำคัญมากสำหรับ GPU การจัดการแคชที่เฉพาะเจาะจงเพื่อลด
ทั้งภายในและระหว่างเส้นยืน และเพิ่มความขัดแย้งในท้องถิ่นข้อมูล .
ในกระดาษนี้เราเสนอความแตกต่างตระหนักถึงแคช ( ดา -
แคช ) การจัดการที่สามารถเริ่มต้น l1d แคชการจัดการ
และวิปริตตารางด้วยกัน gpgpus . ใน dacache , การแทรก
ตำแหน่งของบล็อกข้อมูลขาเข้าขึ้นอยู่กับ @
วิปริตของจัดลําดับความสําคัญ บล็อกของบิดเบี้ยวด้วยลดลำดับความสำคัญ
จะแทรกเข้ามาเลยตำแหน่งของโซ่เลยดังนั้น
ที่พวกเขาได้อายุการใช้งานสั้นในแคช นี้อย่างละเอียดแทรก
นโยบายขยายจัดลําดับความสําคัญโหลดติดต่อกันกว่าโหลด
เพื่อให้โหลดกันซึ่งมีความเสี่ยงน้อยกว่า ทั้ง อินเตอร์ และ
ภายใน warp โบย dacache ยังใช้บังคับแทน
l1d ผ่านนโยบายเพื่อรักษาอุปทานที่ดีของเต็ม
บิดเบี้ยวแคช ( เอฟซีดับเบิลยู ) พร้อมกับกลไกแบบไดนามิกเพื่อปรับ
เอฟซีดับเบิลยู ระหว่างทำงาน . การทดลองของเราแสดงให้เห็นว่า dacache
บรรลุ 40.4 % การปรับปรุงประสิทธิภาพมากกว่า 500 GPU และสองรัฐ - of - the - art ถืบมีประสิทธิภาพดีกว่า

เข็มขัดป้องกันเทคนิคและลง 40% และ 24.9
% ตามลำดับ