continue to shrink, global intercon

continue to shrink, global interconnect wire delay does not scale accordingly with technologies. The increasing wire delays have become one major impediment for performance improvement. Compared to a traditional two dimensional chip design, one of the important benefits of a 3D chip over a traditional two-dimensional (2D) design is the reduction on global interconnects. It has been shown that three-dimensional architectures reduce wiring length by a factor of the square root of the number of layers used [16]. The reduction of wire length due to 3D integration can result in two obvious benefits: latency improvement and power reduction. For example, since interconnects dominate the delay of cache accesses which determines the critical path of a microprocessor, and the regular structure and long wires in a cache make it one of the best candidates for 3D designs, 3D cache design is one of the early design example for fine-granularity 3D partition [17],and the latency reduction can be as much as 25% for a twolayer 3D cache. 3D arithmetic-component designs also show latency benefits. For example, various designs [18] have shown that the 3D arithmetic unit design can achieve around 6%-30% delay reduction due to the wire length reduction.

ผลลัพธ์ (ไทย) 1:

ยังคงหดตัวเชื่อมต่อระหว่างกันทั่วโลกลวดความล่าช้าไม่ได้ระดับตามด้วยเทคโนโลยี เพิ่มความล่าช้าสายได้กลายเป็นหนึ่งในอุปสรรคที่สำคัญสำหรับการปรับปรุงประสิทธิภาพ เมื่อเทียบกับสองการออกแบบชิปแบบดั้งเดิมมิติหนึ่งในผลประโยชน์ที่สำคัญของชิป 3d กว่าสองมิติ (2D) การออกแบบแบบดั้งเดิมคือการลดในการเชื่อมต่อทั่วโลกจะได้รับการแสดงให้เห็นว่าสถาปัตยกรรมสามมิติลดความยาวสายไฟโดยปัจจัยของรากที่สองของจำนวนชั้นที่ใช้ [16] การลดลงของความยาวสายเนื่องจากบูรณาการ 3 มิติสามารถทำให้สองผลประโยชน์ที่ชัดเจน: การพัฒนาศักยภาพและการลดการใช้พลังงาน เช่นตั้งแต่การเชื่อมครองความล่าช้าในการเข้าถึงแคชซึ่งเป็นตัวกำหนดเส้นทางที่สำคัญของไมโครโปรเซสเซอร์และโครงสร้างปกติและสายยาวในแคชให้เป็นหนึ่งในผู้สมัครที่ดีที่สุดสำหรับการออกแบบ 3d ออกแบบแคช 3d เป็นหนึ่งในตัวอย่างของการออกแบบในช่วงต้นของการปรับเมล็ด 3d พาร์ทิชัน [17] และลดความล่าช้าอาจจะมากที่สุดเท่าที่ 25% สำหรับการแคช 3d twolayer 3 มิติการออกแบบการคำนวณส่วนยังแสดงให้เห็นผลประโยชน์แอบแฝง ตัวอย่างเช่นการออกแบบต่างๆ [18] แสดงให้เห็นว่าการออกแบบหน่วย 3d คณิตศาสตร์สามารถบรรลุประมาณ 6% ลดความล่าช้า -30% เนื่องจากการลดระยะเวลาในลวด

ผลลัพธ์ (ไทย) 2:

ยังหด เลื่อนสาย interconnect สากลขนาดตาม ด้วยเทคโนโลยีการ ความล่าช้าของสายเพิ่มขึ้นได้กลายเป็น กรวดในรองเท้าสำคัญหนึ่งในการปรับปรุงประสิทธิภาพการทำงาน เมื่อเทียบกับแบบสองมิติชิแบบ หนึ่งในประโยชน์ที่สำคัญของชิพ 3D มากกว่าแบบสองมิติ (2D) แบบเป็นเชื่อมโยงลดบนโลก มันได้ถูกแสดงว่า สถาปัตยกรรมแบบสามมิติช่วยลดความยาวของสาย โดยตัวของรากของชั้นใช้ [16] การลดลงของความยาวสายจาก 3D รวมสามารถส่งผลประโยชน์ชัดเจน 2: ลดปรับปรุงและพลังแฝงได้ ตัวอย่าง เชื่อมโยงตั้งแต่ครองความล่าช้าของแคหาซึ่งกำหนดเส้นทางสำคัญของหน่วยประมวลผล โครงสร้างปกติและสายแบบยาวให้หนึ่งผู้สมัครที่ดีที่สุดสำหรับงานออกแบบ 3D ออกแบบแค 3D เป็นหนึ่งตัวอย่างออกแบบเริ่มต้นสำหรับพาร์ติชันส่วนประกอบปรับ 3D [17], และลดเวลาแฝงได้มากถึง 25% สำหรับแค 3D twolayer ออกแบบส่วนเลขคณิต 3D แสดงผลประโยชน์แฝง ตัวอย่าง งานออกแบบต่าง ๆ [18] ได้แสดงว่า การออกแบบหน่วยเลขคณิต 3D สามารถบรรลุประมาณ 6% - 30% ล่าช้าลดลงเนื่องจากการลดความยาวของสาย

ผลลัพธ์ (ไทย) 3:

เดินทางต่อไปยังหดการหน่วงเวลาเชื่อมต่อสายระดับโลกไม่ได้จึงเรียนมาเพื่อขจัดตะกรันด้วยเทคโนโลยี ล่าช้าเป็นสายที่เพิ่มมากขึ้นได้กลายเป็นอุปสรรคสำคัญในการปรับปรุง ประสิทธิภาพ การทำงาน เมื่อเทียบกับการออกแบบชิปสองสามมิติแบบดั้งเดิมที่หนึ่งในสิทธิประโยชน์ที่สำคัญของชิป 3 D ที่เหนือกว่าการออกแบบแบบสองมิติ( 2 D )แบบดั้งเดิมที่เป็นการลดลงในระดับโลกเทียบเท่ามีการแสดงให้เห็นว่าสถาปัตยกรรมแบบสามมิติช่วยลดความยาวการเดินสายโดย Form Factor ที่มีรากของหมายเลขของชั้นใช้[ 16 ] การลดลงของความยาวของสายเนื่องจากมีการผนวกรวมกัน 3 D สามารถส่งผลให้ในสองคุณประโยชน์อย่างเห็นได้ชัดการลดกำลังไฟและการปรับปรุงการหน่วงเวลา ตัวอย่างเช่นนับตั้งแต่การหน่วงเวลานับว่าเป็นส่วนสำคัญของการเข้าถึงแคชซึ่งจะเป็นตัวกำหนดพาธที่มีความสำคัญของไมโครโพรเซสเซอร์ที่และสายยาวและโครงสร้างเป็นประจำในแคชที่ทำให้ที่พักเป็นหนึ่งในผู้สมัครที่ดีที่สุดสำหรับการออกแบบ 3 D การออกแบบแคช 3 D เป็นหนึ่งในตัวอย่างการออกแบบช่วงต้นสำหรับพาร์ติชันชั้นดี - ย่อย 3 D [ 17 ]และการลดความหน่วงแฝงที่สามารถเป็น 25% สำหรับแคช twolayer 3 D การออกแบบ 3 D บวกลบคูณหาร - คอมโพเนนต์ยังแสดงสิทธิประโยชน์การหน่วงเวลา ตัวอย่างเช่นหลากหลายรูปแบบ[ 18 ]ได้แสดงให้เห็นว่าการออกแบบชุดธรรมดา 3 D ที่ได้รับการลดลงประมาณ 6% - 30% เนื่องจากมีการหน่วงเวลาการลดความยาวของสาย