To address power and die area const

To address power and die area constraints, the L2 and L3 caches use the smallest available Intel 6 T SRAM cell [5].

ผลลัพธ์ (ไทย) 1:

การพลังงาน และตาย ตั้งข้อจำกัด แคช L2 และ L3 ใช้น้อยที่สุดที่มี Intel 6 T SRAM เซลล์ [5]

ผลลัพธ์ (ไทย) 2:

ที่อยู่อำนาจและตาย จำกัด พื้นที่ที่ L2 แคช L3 และใช้ที่มีขนาดเล็กที่สุดของอินเทล 6 T SRAM เซลล์ [5]

ผลลัพธ์ (ไทย) 3:

ที่อยู่ในอำนาจและตายข้อจำกัดพื้นที่ , L2 และ L3 แคชใช้น้อยที่สุดของ Intel 6 t SRAM เซลล์ [ 5 ]