C. IC Design ClassAfter modifying t

C. IC Design Class
After modifying the ZPU design to meet IC development
needs, the actual IC fabrication process can start. This is a
unique opportunity for students compared to traditional design
courses. There is a large difference between the implementation
of an FPGA prototype and a working IC design, because
the designflow of ICs is much more complex. Therefore, the
general contents and peculiarities of this design step are more
elaborate with the ZPU.
For the ZPU, a modern and inexpensive 150 nm CMOS
process from LFoundry was chosen. A first problem was
the planned caches, because the technology used does not
provide memory cells. Therefore, simple flipflops had to be
concatenated and used as a cache. This first problem illustrated
that features, which are presupposed in a computer architecture
class, are not always easy to attain in real hardware.
The impact of the design constraints, especially the clock
frequency, can be seen in synthesis and also in the place&route
step. They affect not only the area and timing results but also
the projected power consumption. The students are made aware
of the impacts and have to find proper constraints. They also
see the difficulty in achieving a high clock rate at all.

ผลลัพธ์ (ไทย) 2:

C. IC ชั้นออกแบบ
หลังจากการปรับเปลี่ยนการออกแบบเพื่อตอบสนองความ ZPU พัฒนา IC
ความต้องการที่เกิดขึ้นจริงขั้นตอนการผลิต IC สามารถเริ่มต้น นี้เป็น
โอกาสพิเศษสำหรับนักเรียนเมื่อเทียบกับการออกแบบแบบดั้งเดิม
หลักสูตร มีความแตกต่างกันมากระหว่างการดำเนินการเป็น
ต้นแบบ FPGA และการออกแบบวงจรการทำงานเพราะ
designflow ของวงจรรวมที่มีความซับซ้อนมากขึ้น ดังนั้น
เนื้อหาทั่วไปและลักษณะของขั้นตอนการออกแบบนี้มีมากขึ้น
อย่างประณีตกับ ZPU.
สำหรับ ZPU, ที่ทันสมัยและราคาไม่แพง 150 นาโนเมตร CMOS
กระบวนการจาก LFoundry ได้รับการคัดเลือก ปัญหาแรกคือ
แคชวางแผนเพราะเทคโนโลยีที่ใช้ไม่
ให้เซลล์หน่วยความจำ ดังนั้นรองเท้าแตะที่เรียบง่ายจะต้องมีการ
ตัดแบ่งและใช้เป็นแคช ปัญหานี้เป็นครั้งแรกที่แสดง
ว่าคุณสมบัติซึ่งจะ presupposed ในสถาปัตยกรรมคอมพิวเตอร์
ชั้นไม่ได้ง่ายเสมอไปที่จะบรรลุในฮาร์ดแวร์จริง.
ผลกระทบของข้อ จำกัด ของการออกแบบโดยเฉพาะอย่างยิ่งนาฬิกา
ความถี่สามารถมองเห็นได้ในการสังเคราะห์และยังอยู่ในสถานที่และเส้นทาง
ขั้นตอน พวกเขาไม่เพียง แต่ส่งผลกระทบต่อพื้นที่และผลเวลา แต่ยัง
ใช้พลังงานที่คาดการณ์ไว้ นักเรียนได้รับทราบ
ถึงผลกระทบและต้องไปหาข้อ จำกัด ที่เหมาะสม พวกเขายัง
เห็นความยากลำบากในการบรรลุอัตรานาฬิกาในระดับสูงที่ทั้งหมด

ผลลัพธ์ (ไทย) 3:

C . IC ออกแบบชั้น
หลังจากการปรับเปลี่ยน zpu การออกแบบเพื่อตอบสนองความต้องการการพัฒนา
IC , IC ในกระบวนการผลิตจริงจะเริ่ม นี้เป็นโอกาสสำหรับนักเรียนเมื่อเทียบกับ

หลักสูตรการออกแบบแบบดั้งเดิม มีความแตกต่างใหญ่ระหว่างการดำเนินงาน
ของต้นแบบ FPGA และทำงานออกแบบ IC เพราะ
designflow ของ ICS จะซับซ้อนมากขึ้น ดังนั้น ,
เนื้อหาทั่วไปและ peculiarities ของขั้นตอนการออกแบบนี้จะซับซ้อนมากขึ้น
กับ zpu .
สำหรับ zpu , ทันสมัยและราคาไม่แพง 150 nm CMOS
กระบวนการจาก lfoundry ถูกเลือก ปัญหาแรกคือ
วางแผนแคช เพราะเทคโนโลยีที่ใช้ไม่ได้
ให้เซลล์หน่วยความจำ ดังนั้น , flipflops ง่ายต้อง
ตัดแบ่งและใช้เป็นแคช ปัญหาแรกนี้ภาพประกอบ
ที่คุณลักษณะซึ่งสันนิษฐานในสถาปัตยกรรม
เรียนคอมพิวเตอร์จะไม่เสมอง่ายต่อการบรรลุจริง ฮาร์ดแวร์
ผลกระทบของงานออกแบบ โดยเฉพาะอย่างยิ่งนาฬิกา
ความถี่ สามารถเห็นได้ในการสังเคราะห์และในสถานที่&เส้นทาง
ขั้นตอน มีผลกระทบต่อไม่เพียง แต่พื้นที่และเวลาได้ผลแต่ยัง
คาดว่าการใช้พลังงาน นักเรียนจะได้ทราบ
ของผลกระทบและต้องหาข้อจำกัด พวกเขายังได้เห็นความยากลำบากในการบรรลุอัตรา
นาฬิกาสูงทั้งหมด