นี่คือไฟล์http://www4.cookman.edu/f

นี่คือไฟล์http://www4.cookman.edu/faculty/banisakher/Digital_pp08.pptในรูปแบบ html
G o o g l e สร้างรูปแบบ html ของเอกสารขึ้นโดยอัตโนมัติขณะที่เรารวบรวมข้อมูลบนเว็บ


© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Digital Fundamentals

Tenth Edition

Floyd


Chapter 8


© 2008 Pearson Education

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


As you know, the binary count sequence follows a familiar pattern of 0’s and 1’s as described in Section 2-2 of the text.


LSB changes on every number.


The next bit changes on every other number.


0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1


The next bit changes on every fourth number.


Summary


Counting in Binary

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


A counter can form the same pattern of 0’s and 1’s with logic levels. The first stage in the counter represents the least significant bit – notice that these waveforms follow the same pattern as counting in binary.


LSB


MSB


Summary


Counting in Binary

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


In an asynchronous counter, the clock is applied only to the first stage. Subsequent stages derive the clock from the previous stage.


Summary


Three bit Asynchronous Counter


The three-bit asynchronous counter shown is typical. It uses J-K flip-flops in the toggle mode.


CLK


K0


J0


Q0


Q0


C


C


C


J1


J2


K1


K2


Q1


Q2


Q1


HIGH


Waveforms are on the following slide…

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Three bit Asynchronous Counter


CLK


Q0


Q1


Q2


Notice that the Q0 output is triggered on the leading edge of the clock signal. The following stage is triggered from Q0. The leading edge of Q0 is equivalent to the trailing edge of Q0. The resulting sequence is that of an 3-bit binary up counter.

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Propagation Delay


Asynchronous counters are sometimes called ripple counters, because the stages do not all change together. For certain applications requiring high clock rates, this is a major disadvantage.


Notice how delays are cumulative as each stage in a counter is clocked later than the previous stage.


CLK


Q0


Q1


Q2


Q0 is delayed by 1 propagation delay, Q2 by 2 delays and Q3 by 3 delays.

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Asynchronous Decade Counter


This counter uses partial decoding to


recycle
the count sequence to zero after the 1001 state. The flip-flops are trailing-edge triggered, so clocks are derived from the Q outputs. Other truncated sequences can be obtained using a similar technique.


Waveforms are on the following slide…


CLK


K0


J0


Q0


C


C


C


J1


J2


K1


K2


Q1


Q2


HIGH


C


J3


K3


Q3


CLR

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Asynchronous Decade Counter


When Q1 and Q3 are HIGH together, the counter is cleared by a “glitch” on the CLR line.


CLK


Q0


Q1


Q2


Q3


CLR


Glitch


Glitch

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Asynchronous Counter Using D Flip-flops


D flip-flops can be set to toggle and used as asynchronous counters by connecting Q back to D. The counter in this slide is a Multisim simulation of one described in the lab manual. Can you figure out the sequence?


The next slide shows the scope…


MSB


LSB


Q to D puts D flip-flop in toggle mode

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


CLR


CLK


LSB


MSB


The sequence is 0 – 2 – 1 – (CLR) (repeat)…


Note that it is momentarily in state 3 which causes it to clear.

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


The 74LS93A Asynchronous Counter


The 74LS93A has one independent toggle J-K flip-flop driven by CLK A and three toggle J-K flip-flops that form an asynchronous counter driven by CLK B.


CLK A


K0


J0


Q0


C


C


C


J1


J2


K1


K2


Q1


Q2


C


J3


K3


Q3


CLK B


The counter can be extended to form a 4-bit counter by connecting Q0 to the CLK B input. Two inputs are provided that clear the count.



RO (1)


RO (2)


All J and K inputs are connected internally HIGH

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Synchronous Counters


In a synchronous counter all flip-flops are clocked together with a common clock pulse. Synchronous counters overcome the disadvantage of accumulated propagation delays, but generally they require more circuitry to control states changes.


K0


J0


Q0


C


C


C


J1


J2


K1


K2


Q0Q1


Q0


Q1


Q2


CLK


HIGH


This 3-bit binary synchronous counter has the same count sequence as the 3-bit asynchronous counter shown previously.


The next slide shows how to analyze this counter by writing the logic equations for each input. Notice the inputs to each flip-flop…

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Analysis of Synchronous Counters


A tabular technique for analysis is illustrated for the counter on the previous slide. Start by setting up the outputs as shown, then write the logic equation for each input. This has been done for the counter.


K0 = 1


J0 = 1


K1 = Q0


J1 = Q0


K2 = Q0Q1


J2 = Q0Q1


Q2 Q1 Q0


Outputs


Logic for inputs


1. Put the counter in an arbitrary state; then determine the inputs for this state.


0 0 0


0


0


0


0


1


1


2. Use the new inputs to determine the next state: Q2 and Q1 will latch and Q0 will toggle.


0 0 1


0


0


1


1


1


1


3. Set up the next group of inputs from the current output.


Continue like this, to complete the table. The next slide shows the completed table…


0 1 0


4. Q2 will latch again but both Q1 and Q0 will toggle.

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Analysis of Synchronous Counters


Outputs


Logic for inputs


0 0 0


0


0


0


0


1


1


0 0 1


0


0


1


1


1


1


0 1 0


K0 = 1


J0 = 1


K1 = Q0


J1 = Q0


K2 = Q0Q1


J2 = Q0Q1


Q2 Q1 Q0


1


1


1


1


1


1


1


1


1


1


1


1


0 1 1


1 0 0


1 0 1


1 1 0


1 1 1


0 0 0


0


0


0


0


1


1


1


1


0


0


0


0


0


0


1


1


0


0


0


0


1


1


1


1


At this points all states have been accounted for and the counter is ready to recycle…

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


A 4-bit Synchronous Binary Counter


Q0


Q1


Q2


Q3


The 4-bit binary counter has one more AND gate than the 3-bit counter just described. The shaded areas show where the AND gate outputs are HIGH causing the next FF to toggle.

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


With some additional logic, a binary counter can be converted to a BCD synchronous decade counter. After reaching the count 1001, the counter recycles to 0000.


This gate detects 1001, and causes FF3 to toggle on the next clock pulse. FF0 toggles on every clock pulse. Thus, the count starts over at 0000.


Summary


BCD Decade Counter


Q0


Q3

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Waveforms for the decade counter:


Summary


BCD Decade Counter


These same waveforms can be obtained with an asynchronous counter in IC form – the 74LS90. It is available in a dual version – the 74LS390, which can be cascaded. It is slower than synchronous counters (max count frequency is 35 MHz), but is simpler.


CLK


Q0


Q1


Q2


Q3

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


A 4-bit Synchronous Binary Counter


The 74LS163 is a 4-bit IC synchronous counter with additional features over a basic counter. It has parallel load, a CLR input, two chip enables, and a ripple count output that signals when the count has reached the terminal count.



Example waveforms are on the next slide…


Data inputs


Data outputs


CLR


LOAD


ENT


ENP


CLK


RCO


Q0


Q1


Q2


Q3


D0


D1


D2


D3

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summary


Data inputs


Data outputs


CLR


LOAD


ENT


ENP


CLK


RCO


Q0


Q1


Q2


Q3


D0


D1


D2


D3


Clear Preset


Count Inhibit


12 13 14 15 0 1 2

© 2009 Pearson Education, Upper Saddle River, NJ 07458. All Rights Reserved


Floyd, Digital Fundamentals, 10th ed


Summ

ผลลัพธ์ (ไทย) 1:

นี่คือไฟล์ http://www4.cookman.edu/faculty/banisakher/Digital_pp08.ppt ในรูปแบบ html G o o g l e สร้างรูปแบบ html ของเอกสารขึ้นโดยอัตโนมัติขณะที่เรารวบรวมข้อมูลบนเว็บ ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 ดิจิตอลพื้นฐานรุ่นสิบฟลอยด์ บทที่ 8 ศึกษา © 2008 เพียร์สันศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 ทราบ ลำดับการนับไบนารีตามรูปแบบของ 0 และ 1 เป็นการอธิบายในส่วน 2-2 ข้อความคุ้นเคย เปลี่ยนแปลง LSB ทุกหมายเลข เปลี่ยนแปลงบิตถัดไปบนทุกจำนวน 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 เปลี่ยนแปลงบิตถัดไปบนทุกหมายเลขสี่ สรุป การนับในฐานสองศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 ตัวนับสามารถจัดรูปแบบของ 0 และ 1 ด้วยตรรกะระดับเดียวกัน ระยะแรกที่เคาน์เตอร์แทนบิตสำคัญน้อย – สังเกตว่า waveforms เหล่านี้ทำตามรูปแบบเดียวกันเป็นการนับในฐานสอง LSB MSB สรุป การนับในฐานสองศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 เคาน์เตอร์การแบบอะซิงโครนัส นาฬิกาจะใช้เฉพาะในระยะแรก ขั้นต่อมาได้รับนาฬิกาจากขั้นตอนก่อนหน้านี้ สรุป นับ 3 บิตแบบอะซิงโครนัส สามบิตแบบอะซิงโครนัสแสดงแย้งเป็นเรื่องปกติ ใช้รองเท้าแตะสำหรับ J K ในการสลับโหมด CLK K0 J0 Q0 Q0 C C C J1 J2 K1 K2 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 1 สูง Waveforms อยู่นิ่งต่อไปนี้...ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป นับ 3 บิตแบบอะซิงโครนัส CLK Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 สังเกตว่า เอาท์พุท Q0 เกอร์บนชั้นของสัญญาณนาฬิกา ขั้นตอนต่อไปนี้จะถูกทริกเกอร์จาก Q0 ชั้นของ Q0 จะเท่ากับขอบ trailing Q0 ลำดับผลได้ของไบนารี 3 บิตมีค่านับศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป เผยแพร่ความล่าช้า เคาน์เตอร์แบบอะซิงโครนัสบางครั้งจะเรียกว่าเคาน์เตอร์ระลอกคลื่น เนื่องจากขั้นตอนทำทั้งหมดไม่เปลี่ยนด้วยกัน สำหรับโปรแกรมประยุกต์ที่ให้ราคาสูงนาฬิกา อยู่ข้อเสียที่สำคัญ สังเกตความล่าช้าอย่างไรสะสม ตามแต่ละขั้นตอนในตัวนับเป็นตอกบัตรเข้าหลังเวทีก่อนหน้านี้ CLK Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 Q0 ล่าช้า โดยเลื่อนการเผยแพร่ 1 ไตรมาสที่ 2 โดยความล่าช้า 2 และไตรมาสที่ 3 โดยความล่าช้า 3ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป นับทศวรรษแบบอะซิงโครนัส เคาน์เตอร์นี้ใช้ถอดรหัสบางส่วนไป รีไซเคิล ลำดับนับเป็นศูนย์หลังจาก 1001 คอฟฟี่ช็อปจะต่อท้ายขอบทริกเกอร์ ดังนั้นนาฬิกามาจากคิวแสดงผล ลำดับอื่น ๆ ตัดสามารถรับได้โดยใช้เทคนิคที่คล้ายกัน Waveforms อยู่นิ่งต่อไปนี้... CLK K0 J0 Q0 C C C J1 J2 K1 K2 ไตรมาสที่ 1 ไตรมาสที่ 2 สูง C J3 K3 ไตรมาสที่ 3 CLRศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป นับทศวรรษแบบอะซิงโครนัส เมื่อไตรมาส 1 และไตรมาสที่ 3 อยู่สูงด้วยกัน ตัวนับไว้ โดย "ผิดพลาด" บรรทัด CLR CLK Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 3 CLR ผิดพลาด ผิดพลาดศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป นับแบบอะซิงโครนัสโดยใช้ D คอฟฟี่ช็อป คอฟฟี่ช็อป D สามารถตั้งค่าการสลับ และใช้เป็นตัวนับแบบอะซิงโครนัส โดยเชื่อมต่อ Q ไปดี ตัวนับในภาพนิ่งนี้เป็นการจำลอง Multisim หนึ่งอธิบายไว้ในคู่มือปฏิบัติการ คุณสามารถคิดออกแบบลำดับ ภาพนิ่งถัดไปแสดงขอบเขต... MSB LSB Q การ D ทำให้ฟลิปฟล็อป D ในโหมดสลับศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป CLR CLK LSB MSB ลำดับเป็น 0 – 2 – 1 – (CLR) (ซ้ำ) ... หมายเหตุว่า พลาง ๆ ในสถานะ 3 ซึ่งทำให้ชัดเจนศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป นับแบบอะซิงโครนัส 74LS93A 74LS93A มีเครื่อง J K สลับอิสระหนึ่งที่ขับเคลื่อน ด้วย CLK A และสลับสามหยิก-flops J K ที่เคาน์เตอร์แบบอะซิงโครนัสการขับเคลื่อน โดย CLK B. CLK A K0 J0 Q0 C C C J1 J2 K1 K2 ไตรมาสที่ 1 ไตรมาสที่ 2 C J3 K3 ไตรมาสที่ 3 บี CLK สามารถขยายตัวนับแบบนับ 4 บิต โดย Q0 เชื่อมต่ออินพุต CLK B สองอินพุตจะ มีที่ยกเลิกการตรวจนับ RO (1) RO (2) อินพุต J และ K ทั้งหมดเชื่อมต่อภายในสูงศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป ตัวนับแบบซิงโครนัส ในตัวนับแบบซิงโครนัส คอฟฟี่ช็อปทั้งหมดตอกบัตรพร้อมชีพจรนาฬิกาทั่วไป ตัวนับแบบซิงโครนัสเอาชนะข้อเสียของการแพร่กระจายสะสมความล่าช้า แต่โดยทั่วไปจะต้องเพิ่มเติมวงจรการควบคุมการเปลี่ยนแปลงสถานะ K0 J0 Q0 C C C J1 J2 K1 K2 Q0Q1 Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 CLK สูง นี้นับแบบซิงโครนัสไบนารี 3 บิตตามลำดับนับเป็นนับแบบอะซิงโครนัส 3 บิตแสดงก่อนหน้านี้ได้ ภาพนิ่งถัดไปแสดงวิธีการวิเคราะห์นี้นับ โดยการเขียนสมการตรรกะสำหรับการป้อนข้อมูลแต่ละ สังเกตอินพุตให้ฟลิปฟล็อปแต่ละ...ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป การวิเคราะห์ของตัวนับแบบซิงโครนัส เทคนิคตารางการวิเคราะห์จะแสดงสำหรับเคาน์เตอร์บนภาพนิ่งก่อนหน้า เริ่มต้น โดยการตั้งค่าการแสดงผลมาก แล้วเขียนสมการตรรกะสำหรับการป้อนข้อมูลแต่ละ นี้มีการดำเนินการตัวนับ K0 = 1 J0 = 1 K1 = Q0 J1 = Q0 K2 = Q0Q1 J2 = Q0Q1 ไตรมาสที่ 2 ไตรมาสที่ 1 Q0 แสดงผล ตรรกะสำหรับอินพุต 1. ใส่ตัวนับในสถานะกำหนด แล้ว กำหนดอินพุตสำหรับสถานะนี้ 0 0 0 0 0 0 0 1 1 2. ใช้อินพุตใหม่เพื่อกำหนดสถานะถัดไป: ไตรมาสที่ 2 และไตรมาสที่ 1 จะแลตช์ และ Q0 จะสลับ 0 0 1 0 0 1 1 1 1 3. ตั้งกลุ่มถัดไปของปัจจัยการผลิตจากผลผลิตปัจจุบัน ทำเช่นนี้ ตารางการ ภาพนิ่งถัดไปแสดงตารางเสร็จสมบูรณ์... 0 1 0 4. Q2 จะแลตช์อีก แต่ไตรมาสที่ 1 และ Q0 จะสลับศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป การวิเคราะห์ของตัวนับแบบซิงโครนัส แสดงผล ตรรกะสำหรับอินพุต 0 0 0 0 0 0 0 1 1 0 0 1 0 0 1 1 1 1 0 1 0 K0 = 1 J0 = 1 K1 = Q0 J1 = Q0 K2 = Q0Q1 J2 = Q0Q1 ไตรมาสที่ 2 ไตรมาสที่ 1 Q0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 จุดนี้อเมริกาทั้งหมดมีการลงบัญชี และตัวนับพร้อมรีไซเคิล...ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป ตัวนับไบนารีแบบซิงโครนัส 4 บิต Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 3 นับเลขฐานสอง 4 บิตและมากกว่าหนึ่งประตูกว่าบิต 3 ที่เคาน์เตอร์เพียงอธิบายได้ แสดงพื้นที่แรเงาที่ประตูและแสดงผลสูงทำให้ FF ถัดไปเพื่อสลับศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 ด้วยตรรกะบางอย่างเพิ่มเติม ตัวนับไบนารีสามารถแปลงตัว BCD ทศวรรษแบบซิงโครนัสนับ หลังจากถึงจำนวน 1001 ตัวนับ recycles ไป 0000 ประตูนี้ตรวจพบ 1001 และสาเหตุ FF3 สลับบนชีพจรนาฬิกาถัดไป FF0 สลับบนชีพจรนาฬิกาทุก ดังนั้น การนับเริ่มมากกว่าที่ 0000 สรุป นับทศวรรษ BCD Q0 ไตรมาสที่ 3ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 Waveforms ในนับทศวรรษ: สรุป นับทศวรรษ BCD Waveforms เดียวกันเหล่านี้ได้ ด้วยการนับแบบอะซิงโครนัสในฟอร์ม IC – 74LS90 มีในรุ่นสอง – 74LS390 ซึ่งสามารถ cascaded จะช้ากว่าตัวนับแบบซิงโครนัส (ความถี่ในการนับสูงสุดคือ 35 MHz), แต่เป็นวิธีที่ง่ายกว่านั้น CLK Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 3ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป ตัวนับไบนารีแบบซิงโครนัส 4 บิต 74LS163 เป็นตัวนับแบบซิงโครนัส IC 4 บิต มีคุณลักษณะเพิ่มเติมผ่านเคาน์เตอร์พื้นฐาน มีโหลดแบบขนาน CLR ที่ป้อน ช่วยชิสอง และผลผลิตนับเป็นระลอกคลื่นที่สัญญาณเมื่อนับถึงจำนวนเทอร์มินัล ตัวอย่าง waveforms อยู่ต่อ... อินพุตข้อมูล แสดงผลข้อมูล CLR โหลด เอนท์ ENP CLK RCO Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 3 D0 ง 1 D2 ดี 3ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 สรุป อินพุตข้อมูล แสดงผลข้อมูล CLR โหลด เอนท์ ENP CLK RCO Q0 ไตรมาสที่ 1 ไตรมาสที่ 2 ไตรมาสที่ 3 D0 ง 1 D2 ดี 3 ล้างล่วง ขัดขวางการนับ 12 13 14 15 0 1 2ศึกษา © 2009 Pearson แม่น้ำบนอาน NJ 07458 สงวนลิขสิทธิ์ทั้งหมด ฟลอยด์ ดิจิตอลพื้นฐาน ed 10 Summ

ผลลัพธ์ (ไทย) 3:

นี่คือไฟล์ http : / / www4 . cookman . edu / คณะ / banisakher / digital_pp08 . ppt ในรูปแบบ HTML
g o O G L E สร้างรูปแบบ HTML ของเอกสารขึ้นโดยอัตโนมัติขณะที่เรารวบรวมข้อมูลบนเว็บ


© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด




ดิจิตอลพื้นฐานรุ่นที่สิบ

ฟลอยด์


บทที่ 8


© 2008 เพียร์สันการศึกษา

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล
เอ็ด

10 เท่าที่ทราบลำดับนับเลขฐานสองตามแบบแผนที่คุ้นเคยของ 0 และ 1 ได้อธิบายไว้ในส่วน 2-2 ของข้อความ


LSB เปลี่ยนแปลงทุกเบอร์


การเปลี่ยนแปลงบิตต่อไปในทุก ๆ จำนวน
0

0

00 0 0

0

0 1 0 1 1 1 0 0





1 0 1 1 1 0 1 1 1




การเปลี่ยนแปลงบิตต่อไปทุก 4 หมายเลข





สรุปการนับเลขฐานสอง

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด


มีเคาน์เตอร์สามารถสร้างรูปแบบเดียวกันของ 0 และ 1 กับระดับตรรกะขั้นตอนแรกในเคาน์เตอร์เป็นอย่างน้อยที่สำคัญบิต ( สังเกตว่ารูปเหล่านี้ตามรูปแบบเดียวกับการนับเลขฐานสอง




MSB LSB






สรุปการนับเลขฐานสอง

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด


ในเคาน์เตอร์แบบอะซิงโครนัส นาฬิกาที่ใช้เพียงขั้นตอนแรกขั้นตอนต่อมาได้รับนาฬิกาจากขั้นตอนก่อนหน้า





สรุปสามบิตแบบเคาน์เตอร์


สามบิตเคาน์เตอร์แสดงแบบเป็นปกติ มันใช้ j-k flops พลิกในโหมดสลับ . clk








k0 j0





q0 q0


C

C

C


J1 j2










K1 K2 Q1 Q2









เพิ่มสูง


รูปที่สไลด์ต่อไปนี้ . . . . . . .

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บนสงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุปสามบิตแบบเคาน์เตอร์ clk








q0 Q1 Q2





สังเกตว่า q0 ออกทริกเกอร์บนขอบชั้นนำของสัญญาณ นาฬิกา . ขั้นตอนต่อไปนี้จะถูกเรียกจาก q0 . ขอบชั้นนำของ q0 เทียบเท่ากับตามขอบของ q0 . ผลก็คือว่า ของ 3-bit ไบนารีเคาน์เตอร์ .

สงวนลิขสิทธิ์ 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุปการขยายพันธุ์ล่าช้า


แบบเคาน์เตอร์บางครั้งเรียกว่าตัวเคาน์เตอร์ เพราะขั้นตอนไม่ได้เปลี่ยนทั้งหมด เข้าด้วยกัน บางงานที่ต้องการอัตรานาฬิกาสูง นี่เป็นข้อเสียที่สำคัญ


สังเกตเห็นว่า ความล่าช้าจะสะสม แต่ละขั้นตอนในเคาน์เตอร์ถูกปกคลุมหลังเวทีก่อน clk








q0 Q1 Q2





q0 ล่าช้า 1 การขยายพันธุ์ล่าช้าในไตรมาส 2 ไตรมาส 3 โดยความล่าช้าและความล่าช้า

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุปตรงกัน

นับทศวรรษเคาเตอร์นี้ใช้ถอดรหัสบางส่วน




ไซนับลำดับศูนย์หลัง 1001 รัฐ พลิกแตะอยู่ตามขอบเรียก ดังนั้นนาฬิกาจะได้มาจาก Q เอาท์พุท อื่น ๆตัดลำดับได้ใช้เทคนิคที่คล้ายกัน


รูปที่สไลด์ต่อไปนี้ . . . . . . .





clk k0





j0 q0


C

C

C


J1 j2








K1 K2







Q1 Q2



C สูง

เธอ


K3


3




© 2009 เพียร์สันการศึกษา CLR แม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุปตรงกันทศวรรษนับ


เมื่อ Q1 และ Q3 สูงด้วยกัน นับถูกล้างโดย " ผิดพลาด " บน CLR บรรทัด clk










q0 Q1 Q2 Q3











CLR บกพร่องผิดพลาด


© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ ดิจิตอลพื้นฐาน 10 เอ็ด





สรุปแบบเคาน์เตอร์ใช้

D D flip flops พลิกสามารถตั้งค่าสลับและใช้เป็นเคาน์เตอร์โดยการเชื่อมต่อแบบอะซิงโครนัสถามกลับไปดี เคาน์เตอร์ ใน นี้เลื่อนเป็น multisim การจำลองของหนึ่งอธิบายไว้ในแล็บด้วยตนเอง คุณสามารถคิดออกลำดับ ?


ต่อไปสไลด์แสดงขอบเขต . . . . . . .





MSB LSB


Q D ใส่ D ฟลิปฟล็อปในสลับโหมด

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุป CLR





clk MSB LSB





ตามลําดับคือ 0 – 2 – 1 – ( CLR ) ( ซ้ำ ) . . . . . . .


สังเกตว่ามันเป็นชั่วขณะในรัฐ 3 ซึ่ง ทำให้มันชัดเจน

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน


สงวนสิทธิ์ทั้งหมดฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด


สรุป





74ls93a Asynchronous Counter 74ls93a มีอิสระสลับ j-k ฟลิปฟล็อปขับเคลื่อนด้วย clk และสามสลับ j-k flops พลิกฟอร์มเป็นแบบเคาน์เตอร์ ขับเคลื่อนโดย clk B .





clk เป็น k0





j0 q0


C

C

C


J1 j2








K1 K2





Q1 Q2


C


เธอ


K3


3





clk Bเคาน์เตอร์สามารถขยายรูปแบบ 4-bit เคาน์เตอร์โดยการเชื่อมต่อ q0 กับ clk B ใส่ สองปัจจัยให้ชัดเจนนับ



โร ( 1 )





โร ( 2 ) อินพุต J และ K ทั้งหมดภายในสูง

© 2009 เพียร์สันการศึกษาเชื่อมแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุปแบบเคาน์เตอร์


ในเคาน์เตอร์แบบ flip flops มีฟาดด้วยกันกับนาฬิกาพบชีพจร นับแบบสะสมเอาชนะข้อเสียของการขยายพันธุ์ล่าช้า แต่โดยทั่วไปจะต้องมีวงจรเพิ่มเติมเพื่อควบคุมสภาพการเปลี่ยนแปลง k0








j0 q0


C

C

C


J1





K1 j2





q0q1 K2





q0 Q1 Q2








clk สูง


นี้ 3-bit ไบนารีแบบเคาน์เตอร์มีลำดับนับเหมือน 3-bit แบบเคาน์เตอร์แสดงก่อนหน้านี้


ภาพต่อไปแสดงให้เห็นถึงวิธีการวิเคราะห์ที่เคาน์เตอร์นี้โดยเขียนสมการลอจิกสำหรับแต่ละข้อมูล แจ้งข้อมูลฟลิปฟลอปแต่ละ . . . . . . .

© 2009 เพียร์สันการศึกษาแม่น้ำอานนิวเจอร์ซีย์ 07458 บน สงวนลิขสิทธิ์


ฟลอยด์ , พื้นฐานดิจิตอล 10 เอ็ด





สรุป